KR100446744B1

KR100446744B1 - 기지국 송신신호의 ｐａｒ개선 장치 및 방법

Info

Publication number: KR100446744B1
Application number: KR10-2001-0089270A
Authority: KR
Inventors: 박원형
Original assignee: 엘지전자 주식회사
Priority date: 2001-12-31
Filing date: 2001-12-31
Publication date: 2004-09-01
Anticipated expiration: 2021-12-31
Also published as: KR20030058736A

Abstract

본 발명은 디지털 신호의 송신신호의 피크치를 제한함으로써, 보다 저렴한 전력 증폭기로 기지국 송신부의 구현이 가능하게 되었고, 제한된 PAR을 갖는 디지털 신호만을 이용하므로, 디지털 신호를 아날로그 신호로 변환할 때 야기되는 신호 품질의 저하를 막을 수 있게 되었다. 본 발명에 따른 기지국 송신신호의 PAR 개선 장치는, 직렬의 비트 스트림을 출력하는 모뎀부(10)와; 상기 모뎀부(10)의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기(20)와; 상기 직병렬 변환기(20)의 출력신호 중, 높은 PAR을 갖는 신호의 피크를 제한하는 디지털 클리핑 블록(200)과; 상기 디지털 클리핑 블록(200)에서 출력된 신호의 I채널과 Q채널을 합성하여 I/Q신호를 출력하는 I/Q신호 합성부(30)와; 상기 I/Q신호 합성부(30)의 출력신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부(90)와; 상기 Type변환부(90)에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부(100)를 포함하여 구성된다. 본 발명에 따른 기지국 송신신호의 PAR 개선 방법은, 직병렬 변환기에서 출력된 제1신호를 클리핑하여 제2신호를 생성하는 과정과; 상기 제2신호에 소정의 이득 값을 곱하여 손실을 보상하는 과정과; 상기 클리핑 동작과 손실보상 동작을 제어하는 과정으로 이루어 진다.

Description

기지국 송신신호의 ＰＡＲ개선 장치 및 방법{APPARATUS AND METHOD FOR REMEDYING PAR OF SIGNAL OF THE BASE STATION}

본 발명은 CDMA기지국의 송신부에 관한 것으로, 특히 CDMA기지국 송신신호의 PAR(Peak to Average Ratio)을 감소시키기 위한 장치 및 방법에 관한 것이다.

도1은 CDMA 기지국 송신부의 장치 구조도이다.

도1에 도시된 바와 같이, CDMA 기지국 송신부는, 직렬의 비트 스트림을 출력하는 모뎀부(10)와; 상기 모뎀부(10)의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기(20)와; 상기 직병렬 변환기(20)에서 출력된 신호의 I채널과 Q채널을 합성하여 출력하는 I/Q신호 합성부(30)와; 상기 I/Q신호 합성부(30)의 출력신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부(90)와; 상기 Type변환부(90)에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부(100)를 포함하여 구성된다.

상기 I/Q신호 합성부(30)는 상기 직병렬 변환기(20)로부터 출력된 신호를 3GPP TS 25.141규격의 신호가 되도록 필터링 하여 출력하는 RRC필터(40,40')와; 코사인(Cosine)신호를 생성하는 신호 발생기(60)와; 상기 신호 발생기(60)에서 생성된 코사인 신호를 - π/2만큼 위상 이동시키는 위상 쉬프터(70)와; 상기 RRC필터(40)의 출력신호에, 상기 신호 발생기(60)에서 생성된 코사인(Cosine)신호를 곱하여 I 채널신호를 생성하는 곱셈기(50)와; 상기 RRC필터(40')의 출력신호에, 상기 위상 쉬프터(70)의 출력신호를 곱하여 Q 채널신호를 생성하는 곱셈기(50')와; 상기 I채널신호와 Q채널신호를 합성하는 컴바이너(80)로 구성된다.

이와 같이 구성된 종래 CDMA 기지국 송신부의 동작을 간략히 설명하면 다음과 같다.

상기 CDMA 모뎀부(10)는 3GPP규격을 만족하는 기저대역(Baseband)신호를 직렬 비트 스트림으로 출력한다. 상기 모뎀부(10)의 출력신호는 직병렬 변환기(20)에 전달되고, 직병렬 변환기(20)는 전달된 직렬의 비트 스트림 신호를 병렬신호로 변환하여 I/Q신호 합성부(30)로 인가한다. 병렬신호를 인가받은 상기 I/Q신호 합성부(30)는 3GPP TS 25.213규격에 준하여 I채널신호와 Q채널신호를 각각 생성하고, 생성된 I채널신호와 Q채널신호를 합성(Combine)하여 출력한다.

I/Q신호 합성부(30)의 출력신호는 Type변환기(90)에 의해 옵셋 2진 신호로 변환되고, D/A 변환기(100)에 의해 다시 아날로그 IF(Intermediate Frequency)신호로 변환되어 RF(Radio Frequency)신호 처리단(300)에 보내진다. 그리고 RF신호 처리단(300)에 보내진 IF신호는 소정의 처리과정을 거치면서 RF신호로 변환되어 전력 증폭기로 전달된다. 전력 증폭기에 전달된 RF신호는 모든 단말기에 전달될 수 있도록 충분히 증폭되어 안테나를 통해 송출된다.

이상의 동작과정을 보다 상세히 설명하면 다음과 같다.

CDMA 기지국의 CDMA 모뎀부(10)는 3GPP규격을 만족하는 직렬 비트 스트림 형태의 기저대역(Baseband)신호를 출력한다. "3GPP"는 제3세대 협력사업(Third Generation Partnership Project)의 약어로서, 3세대 GSM 네트워크 및 이를 기초로 한 W-CDMA 접속기술과 단말기 등 세부규격서 작성을 위해 ETSI, ARIB/TTC, T1, TTA가 결성하였다. 후술되는 3GPP TS 25.213와 3GPP TS 25.141은 그에 따른 권고안이다.

상기 모뎀부(10)의 출력신호는 직병렬 변환기(20)에 전달되고, 직병렬 변환기(20)는 전달된 직렬 비트 스트림을 병렬신호로 변환하여 I/Q신호 합성부(30)의 RRC필터(40, 40')로 전달한다.

RRC필터(40,40')는 전달된 신호를 3GPP TS 25.141규격의 신호가 되도록 필터링 하여 출력하며, RRC필터(40)에서 출력된 신호는 곱셈기(50)에 전달된다. 상기 곱셈기(50)는 RRC필터(40)의 출력신호와 신호 발생기(60)에서 생성된 코사인(Cosine)신호를 입력 받으며, 입력된 두 신호를 곱하여 I 채널 신호를 생성한다.

한편, RRC필터(40')에서 출력된 신호는 곱셈기(50')로 전달되고, 곱셈기(50')는 RRC필터(40')의 출력신호에 상기 신호 발생기(60) 측으로부터 입력된 신호를 곱하여 Q 채널 신호를 생성한다. 상기 신호 발생기(60)측으로부터 입력된 신호는 음의 사인(Sine)신호로서, 신호 발생기(60)에서 생성된 코사인 신호가 위상 쉬프터(70)에 의해 - π/2만큼 위상 이동된 신호이다. 이렇게 생성된 I 채널 신호와 Q 채널 신호는 컴바이너(80)로 전달되고, 컴바이너(80)는 두 신호를 합성하여 I/Q채널 신호를 출력한다.

컴바이너(80)에서 출력된 신호의 코드형태는 2' complement코드이다. 컴바이너(80)의 2' complement코드는 Type변환기(90)를 거치면서 옵셋 2진 코드로 변환된다. 2' complement코드는 음수표현이 가능하고 신호의 크기 환산이 용이하여 모뎀부(10)와 같은 디지털 기반의 장치에서 사용된다.

상기 모뎀부(10)에서부터 Type변환기(90)까지의 전달된 신호는 디지털 신호로서, D/A 변환기(100)를 거치며 아날로그 IF신호로 변환되어 RF(Radio Frequency)신호 처리단(300)으로 보내진다. 그리고 RF신호 처리단(300)으로 보내진 IF(Intermediate Frequency)신호는 소정의 처리과정을 거치면서 RF신호로 변환되어 전력 증폭기(미도시)로 전달된다. 전력 증폭기(미도시)에 전달된 RF신호는 모든 단말기에 전달될 수 있도록 충분히 증폭되어 안테나(미도시)를 통해 송출된다.

이상의 과정에서 문제가 되는 것은 모뎀부(10)에서 생성되는 높은 PAR을 갖는 신호의 처리이다.

상기 모뎀부(10)는 다수의 병렬 디지털 신호를 합산하여 직렬 비트 스트림을 출력한다. 그리고 이렇게 출력되는 직렬 비트 스트림의 각 구간 값은 상기 입력된 다수 병렬 신호의 각 구간 값의 합이다. 이때 상기 병렬신호의 합산과정에서 생성된 직렬신호의 각 구간 값은 그 값 자체가 피크 값이며, 직렬 비트 스트림 구간 중, 평균 피크 값을 크게 초과하는 구간이 발생할 경우, 기지국 출력신호의 IMD레벨이 높아지며, 큰 용량의 값비싼 출력 증폭기를 사용해야 한다. 도2는 합산과정 전의 병렬신호와 합산과정을 거친 직렬신호의 PAR에 대한 예시도이다.

이상의 종래 기술은 PAR을 고려하지 않고, CDMA기지국 시스템을 설계하였으며, 그로 인해 기지국 전력 증폭기에 무리하게 부하를 분담시키게 되어 전력 증폭기의 PAR을 높게 설계해야 했고, 비용 또한 비싼 트랜지스터 모듈을 상대적으로 많이 사용하게 되어 불필요한 비용 지출을 야기했다.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 기지국 디지털 송신신호의 PAR을 감소시키는 기지국 송신신호의 PAR개선 장치 및 방법을 제공하는데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징은, 직렬의 비트 스트림을 출력하는 모뎀부(10)와; 상기 모뎀부(10)의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기(20)와; 상기 직병렬 변환기(20)의 출력신호 중, 높은 PAR을 갖는 신호의 피크를 제한하는 디지털 클리핑 블록(200)과; 상기 디지털 클리핑 블록(200)에서 출력된 신호의 I채널과 Q채널을 합성하여 출력하는 I/Q신호 합성부(30)와; 상기 I/Q신호 합성부(30)의 출력신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부(90)와; 상기 Type변환부(90)에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부(100)를 포함하여 구성하는 것을 특징으로 하는 기지국 송신신호의 PAR개선 장치를 제공하는데 있다.

여기서, 상기 디지털 클리핑 블록(200)은, 직병렬 변환기(20)에서 출력된 제1신호를 클리핑하여 제2신호를 생성하는 클리퍼(110)와: 상기 제2신호의 손실을 보상하는 곱셈기(130)와; 상기 제1신호와 2신호의 오차 값에 따라, 상기 곱셈기(130)와 클리퍼(110)를 제어하는 클리핑 제어기(120)로 구성된 것을 특징으로 한다.

본 발명의 다른 특징은 직렬의 비트 스트림을 출력하는 모뎀부(10)와; 상기 모뎀부(10)의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기(20)와; 상기 직병렬 변환기(20)에서 출력된 제1신호를 클리핑하여 제2신호를 생성하는 클리퍼(110)와: 상기 제2신호의 손실을 보상하는 곱셈기(130)와; 상기 제1신호와 2신호의 오차 값에 따라, 상기 곱셈기(130)와 클리퍼(110)를 제어하는 클리핑 제어기(120)와; 상기 곱셈기(130)에서 출력된 신호의 I채널과 Q채널을 합성하여 출력하는 I/Q신호 합성부(30)와; 상기 I/Q신호 합성부(30)의 출력신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부(90)와; 상기 Type변환부(90)에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부(100)를 포함하여 구성하는 기지국 송신신호의 PAR 개선 장치를 제공하는데 있다.

본 발명의 또 다른 특징은, 직병렬 변환기에서 출력된 제1신호를 클리핑하여 제2신호를 생성하는 과정과; 상기 제2신호에 소정의 이득 값을 곱하여 손실을 보상하는 과정과; 상기 클리핑 동작과 손실보상 동작을 제어하는 과정으로 이루어지는 것을 특징으로 하는 기지국 송신신호의 PAR 개선 방법을 제공하는데 있다.

여기서 상기 제어과정은 상기 제1신호와 2신호의 오차 값을 생성하는 과정과; 룩업 테이블로부터, 상기 오차 값에 대응하는 이득 값과 클리핑 레벨 값을 리드하는 과정과; 리드된 클리핑 레벨 값으로 상기 클리핑 동작을 제어하는 과정과; 리드된 이득 값으로 상기 제2신호의 손실을 보상하는 과정으로 이루어지는 것을 특징으로 한다.

도1은 CDMA 기지국 송신부의 장치 구조도.

도2는 합산과정 전의 병렬신호와 합산과정을 거친 직렬신호의 피크 표현도.

도3은 본 발명에 따른, 기지국 송신신호의 PAR 개선 장치 블럭도.

도4는 본 발명에 따른, 디지털 클리핑 블록의 신호처리 흐름도

*** 도면의 주요부분에 대한 부호의 설명 ***

10 : 모뎀부 20 : 직/병렬 변환기

30 : I/Q신호 합성부 40 , 40': RRC필터

50, 50', 130 : 곱셈기 60 : 신호 발생기

70 : 위상 쉬프터 80 : 컴바이너

90 : Type 변환기 100 : D/A 변환기

110 : 클리퍼 120 : 클리핑 제어기

200 : 디지털 클리핑 블록 300 : RF신호 처리단

이하, 본 발명의 바람직한 실시 예를 도면을 참조하여 설명하면 다음과 같다.

도3는 본 발명에 따른, 기지국 송신신호의 PAR 개선 장치 블럭도이다. 도3에 도시된 바와 같이, 기지국 송신신호의 PAR 개선 장치는, 직렬의 비트 스트림을 출력하는 모뎀부(10)와; 상기 모뎀부(10)의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기(20)와; 상기 직병렬 변환기(20)의 출력신호 중, 높은 PAR을 갖는 신호의 피크를 제한하는 디지털 클리핑 블록(200)과; 상기 디지털 클리핑 블록(200)에서 출력된 신호의 I채널과 Q채널을 합성하여 출력하는 I/Q신호 합성부(30)와; 상기 I/Q신호 합성부(30)의 출력신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부(90)와; 상기 Type변환부(90)에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부(100)를 포함하여 구성된다.

상기 I/Q신호 합성부(30)의 장치 구성은 종래와 동일하다.

상기 디지털 클리핑 블록(200)은 상기 직병렬 변환기(20)에서 출력된 제1신호에 대해 클리핑 과정을 수행하여 제2신호를 생성하는 클리퍼(110)와: 상기 클리핑 과정에서 발생하는 제2신호의 손실을 보상하는 곱셈기(130)와; 상기 제1신호와 2신호의 오차 값에 따라, 상기 곱셈기(130)와 클리퍼(110)를 제어하는 클리핑 제어기(120)로 구성된다.

상기 CDMA 모뎀부(10)에서 출력된 직렬 비트 스트림은 직병렬 변환기(20)에 전달되고, 직병렬 변환기(20)는 전달된 직렬신호를 병렬신호로 변환하여 디지털 클리핑 블록(200)으로 전달한다. 그리고 디지털 클리핑 블럭(200)은 전달 받은 신호 중, 피크 값이 평균 피크 값을 크게 초과하는 신호에 대해 피크 클리핑하여 출력한다.

디지털 클리핑 블록(200)에서 출력된 신호는 I/Q신호 합성부(30), Type변환기(90), D/A변환기(100)를 거치며 종래와 동일하게 처리된다.

도4는 본 발명에 따른, 디지털 클리핑 블록의 신호처리 흐름도이다.

도3과 도4를 참조하여, 본 발명에 따른, 기지국 송신신호의 PAR 개선장치의 동작 설명을 하면 다음과 같다.

모뎀부(10)와 직병렬 변환기(20)는 종래와 동일한 방법으로 동작하며, 직병렬 변환기(20)에서 출력된 병렬신호는 디지털 클리핑 블록(200)에 전달된다. 디지털 클리핑 블록(200)에 전달된 신호는 소정의 합성과정을 통해, |I+jQ|신호(이하, 제1신호라 한다)로 합성된다. 그리고 합성된 제1신호는 클리퍼(110)와 클리핑 제어부(120)로 입력된다(S1). 상기 클리퍼(110)는 입력된 제1신호 중, 절대 값이 클리핑 레벨 이상인 신호는 신호의 크기를 클리핑 레벨 값으로 제한하여 출력한다.(S2)

상기 클리퍼(110)의 클리핑 레벨 초기 설정 값은 일반적으로 신호 최대 크기의 50%에 맞춰진다. 즉, 클리퍼(110)에 입력되는 신호가 14bit인 경우, 신호의 표현범위는 - 8192~ 8191이고, 표현범위의 50%에 해당하는 - 4096와 4095사이의 값을 갖는 신호만이 그 값을 그대로 유지하며 클리퍼(110)를 통과한다. 반면, - 4092보다 낮은 값을 갖는 신호는 - 4092로 클리핑되어 출력되고, 4095보다 큰 값을 갖는 신호는 4095로 클리핑되어 출력된다. 디지털 신호의 클리핑 회로로서, 대개 써큘라 클리퍼와 렉텐귤라 클리퍼가 사용되는데, 본 발명에서는 I신호와 Q신호를 함께 클리핑 처리하는 써큘라 클리퍼를 채택하였다. 상기 서큘라 클리퍼는 |I+jQ|클리퍼라고도 한다.

상기 클리퍼(110)에서 출력된 |I+jQ|신호(이하, 제2신호라 한다)는 클리핑제어부(120)와 곱셈기(130)로 각각 입력된다. 클리핑 제어부(120)는 입력된 제2신호와 상기 제1신호를 비교한다. 그리고 두 신호의 오차 값에 대응하는 이득보상 값과 클리핑 레벨 값을 룩업 테이블(미도시)에서 로드하여 Path1과 Path2를 통해 클리퍼(110)와 곱셈기(130)에 각각 전달한다.

룩업 테이블(미도시)에 저장된 이득 보상 값 및 클리핑 레벨 제어 값은, 상기 제1신호와 제2신호의 오차 크기에 따라 다르게 설정되어 있어, 클리핑 제어기(120)는 별다른 계산과정 없이 클리퍼(110)과 곱셈기(130)를 제어할 수 있게 된다.(S4)

한편, 곱셈기(130)는 입력받은 상기 제2신호에 Path2를 통해 전달된 이득보상 값을 곱하여 클리핑 과정에서 발생된 손실을 보상한다.(S3)

상기 곱셈기(130)에서 출력된 신호는 I채널과 Q채널로 분리되어 I/Q신호 합성부(30)로 전달된다. I/Q신호 합성부(30)는 전달받은 I채널신호와 Q채널신호를 종래와 동일하게 처리하여 I/Q채널 신호를 생성한 후, Type변환기(90)로 출력한다. 상기 Type변환기(90)에 전달된 I/Q채널 신호는 옵셋 2진 코드로 변환되고, 다시 D/A 변환기(100)를 거치며 아날로그 IF신호로 변환되어 RF(Radio Frequency)신호 처리단(300)으로 보내진다. 그리고 RF신호 처리단(300)으로 보내진 IF신호는 소정의 처리과정을 거치면서 RF신호로 변환되어 전력 증폭기로 전달된다.

상기 전력 증폭기에 전달된 RF신호는 고출력 증폭되어 안테나를 통해 송출된다.

상기 기술된 바와 같이, 본 발명에 따른, 기지국 송신신호의 PAR 개선 장치 및 방법은 디지털 신호의 송신신호의 피크치를 제한함으로써, 보다 저렴한 전력 증폭기로 기지국 송신부의 구현이 가능하게 되었고, 제한된 PAR을 갖는 디지털 신호만을 이용하므로, 디지털 신호를 아날로그 신호로 변환할 때 야기되는 신호 품질의 저하를 막을 수 있게 되었다.

Claims

직렬의 비트 스트림을 출력하는 모뎀부와;

상기 모뎀부의 직렬신호를 병렬신호로 변환하여 출력하는 직병렬 변환기와;

상기 직병렬 변환기에서 출력된 제1신호의 피크값이 평균 피크값을 초과할 때 그를 클리핑하여 제2신호를 생성하는 클리퍼와:

상기 제2신호의 손실을 보상하는 곱셈기와;

상기 제1신호와 2신호의 오차 값에 따라, 이득값과 클리핑 레벨값으로 상기 곱셈기와 클리퍼를 제어하는 클리핑 제어기와;

상기 곱셈기에서 출력된 신호의 I채널과 Q채널을 합성하여 I/Q신호를 출력하는 I/Q신호 합성부와;

I/Q신호 합성부에서 출력된 신호의 코드를 옵셋 2진 코드로 변환하는 Type 변환부와;

상기 Type변환부에서 출력된 신호를 아날로그 IF신호로 변환하는 D/A 변환부를 포함하여 구성하는 기지국 송신신호의 PAR 개선 장치.
삭제
제1항에 있어서, 상기 클리퍼는,

서큘라 클리퍼인 것을 특징으로 하는 기지국 송신신호의 PAR을 개선 장치.
제1항에 있어서, 상기 클리핑 제어기는,

제1신호와 2신호의 오차 값에 대응된 이득 값과 클리핑 레벨 값을 저장하는 룩업 테이블을 구비한 것을 특징으로 기지국 송신신호의 PAR 개선 장치.
삭제
직병렬 변환기에서 출력된 제1신호를 클리핑하여 제2신호를 생성하는 과정과;

상기 제1신호와 2신호의 오차 값을 생성하는 과정과;

룩업 테이블로부터, 상기 오차 값에 대응하는 이득 값과 클리핑 레벨 값을 리드하는 과정과;

상기 리드된 클리핑 레벨 값으로 상기 클리핑 동작을 제어하는 과정과;

상기 리드된 이득 값으로 상기 제2신호의 손실을 보상하는 과정으로 이루어진 것을 특징으로 하는 기지국 송신신호의 PAR 개선 방법.
삭제