KR100446722B1

KR100446722B1 - Timer circuit, specially enabling a stable operation by generating a counter enable signal, and effectively conducting a test function by predicting a counting value of a timer

Info

Publication number: KR100446722B1
Application number: KR1019970053003A
Authority: KR
Inventors: 임진석
Original assignee: 엘지전자 주식회사
Priority date: 1997-10-16
Filing date: 1997-10-16
Publication date: 2004-11-09
Anticipated expiration: 2017-10-16
Also published as: KR19990032071A

Abstract

PURPOSE: A timer circuit is provided to generate a counter enable signal based on an input control clock signal while pre-scaling a timer, thereby reducing a wrong operation without an invasion upon a clock network and guaranteeing a stable timer function. CONSTITUTION: A test controller(4) outputs a test mode signal(TM) to set a test mode in a timer. A pre-scaler(5) generates a demultiply signal corresponding to a pre-scale selection signal(P-SEL), outputs an enable signal(EN) for one cycle of an input clock signal(CLK) in a rising edge part of the demultiply signal, and operates in the test mode or a normal mode, depending on whether the test mode signal(TM) is inputted. A counter(6) counts values destined in a falling edge of the input clock signal(CLK) whenever being enabled by the enable signal(EN), and operates as a nibble counter whenever a counter control signal(CS) is supplied.

Description

Timer circuit

본 발명은 타이머의 설계기술에 관한 것으로, 특히 안정적인 콘트롤클럭의 인에이블신호를 이용하여 스케일링에 의해 카운트 주기의 변환시 일정한 동작을 보장하고, 기본 클럭신호를 그대로 이용하면서 인에이블신호로 타이머의 카운트 동작을 제어하여 테스트동작을 구현하도록한 타이머 회로에 관한 것이다.The present invention relates to a design technology of the timer, and in particular, to ensure a constant operation during the conversion of the count period by scaling by using the enable signal of the stable control clock, the count operation of the timer as an enable signal while using the basic clock signal as it is The present invention relates to a timer circuit configured to control a test operation.

통상적으로, 타이머는 중앙처리장치에 의해 정해진 시간마다 어떠한 동작을 구현하고자 할 때에 이용되는 중요한 주변장치이다. 타이머가 주로 이용되는 분야는 오에스 티크(OS tick)에 의한 프로세서간의 스케쥴링, 워치독 타이머에 의한 올바른 시스템동작의 감시 그리고, 일정시간 주기의 참조등이다. 타이머의 동작 오류는 전체 시스템에 중대한 문제를 야기시킬 수 있으므로 정확하고 정밀한 동작이 보장되어야 한다.Typically, a timer is an important peripheral that is used when a certain processing is to be implemented by a central processing unit. The main applications of timers are scheduling between processors by OS ticks, monitoring of correct system operation by watchdog timers, and referencing certain periods of time. Operation failure of the timer can cause serious problems for the whole system, so accurate and precise operation must be ensured.

특정 주문형 집적회로(ASIC) 설계에서의 타이머 설계시 반드시 고려되어야 사항은 기본 클럭에 대해 타이머를 구성하는 카운터가 얼마만큼 글리치(glitch)에 강한 저항력을 갖고 있고, 내부 지연에 관계없이 일정한 동작을 하는 가이다. 기본적으로, 글리치를 없애기 위해서는 입력 클럭에 대해 동기화된 로직 설계가 필요하며, 게이티드 클럭(gated clock)과 같이 입력 네트워크를 침해하는 설계를 피해야 한다.When designing a timer in a particular ASIC design, one must consider that the counters that make up the timer with respect to the base clock have a strong resistance to glitch, and that they can operate consistently regardless of internal delays. It is Basically, eliminating glitch requires a logic design that is synchronized to the input clock and avoids designs that compromise the input network, such as gated clocks.

그러나, 종래기술에 의한 타이머 설계기술에 있어서는 입력 클럭에 대해 스케일링을 하여 주기가 배가된 콘트롤 클럭에 의해 타이머를 구동시킬 경우, 입력클럭을 분주하여 타이머의 콘트롤 클럭으로 그대로 사용하게 되어 있어 글리치에 강한 저항력을 갖지 못하고, 설계 테스트시에도 글리치에 아무런 대책이 없는 설계범주에서 생성된 클럭을 테스트 클럭으로 사용하게 되어 있어 사용자에게 신뢰감을 줄 수 없는 결함이 있었다.However, in the timer design technique according to the related art, when the timer is driven by the control clock which is multiplied by the input clock by scaling the input clock, the input clock is divided and used as the control clock of the timer. The test clock was generated from a design category that had no resistance and had no countermeasures against the glitches.

따라서, 본 발명이 이루고자 하는 기술적 과제는 타이머의 스케일링 팩터의 변환에 의해 주기가 배가된 카운트 동작을 수행할 경우 안정적인 콘트롤 클럭의 인에이블신호를 이용하여 스케일링에 의해 카운트 주기의 변환시 일정한 동작을 보장하고, 타이머의 설계가 올바르게 되었는지를 검사하는 테스트모드에서 기본 클럭신호를 그대로 이용하면서 인에이블신호로 타이머의 카운트 동작을 제어하여 테스트동작을 구현하는 타이머 회로를 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to ensure a constant operation during the conversion of the count period by scaling using the enable signal of the stable control clock when performing the count operation is doubled by the conversion of the scaling factor of the timer and In addition, the present invention provides a timer circuit that implements a test operation by controlling a count operation of a timer using an enable signal while using a basic clock signal in a test mode for checking whether a timer is correctly designed.

도 1은 본 발명의 타이머 회로에 대한 일실시 예시 블록도.1 is an exemplary block diagram of a timer circuit of the present invention.

도 2의 (a) 내지 (d)는 노멀모드에서 도 1 각부의 파형도로서,2A to 2D are waveform diagrams of respective parts of FIG. 1 in a normal mode,

(a)는 입력클럭신호의 파형도.(a) is a waveform diagram of an input clock signal.

(b)는 프리스케일러 내부의 분주 파형도.(b) is the frequency division waveform inside the prescaler.

(c)는 프리스케일러에 의한 인에이블신호의 파형도.(c) is a waveform diagram of an enable signal by the prescaler.

(d)는 카운터의 다운카운트 값 변화도.(d) shows the change of the down count value of the counter.

도 3의 (a) 내지 (c)는 테스트모드에서 도 1 각부의 파형도로서,3A to 3C are waveform diagrams of respective parts of FIG. 1 in a test mode.

(b)는 프리스케일러에 의한 인에이블신호의 파형도.(b) is a waveform diagram of an enable signal by the prescaler.

(c)는 니블 카운터의 다운카운트 값 변화도.(c) is a change chart of the downcount value of the nibble counter.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1 : 중앙처리장치 2 : 로드 레지스터1: central processing unit 2: load register

3 : 콘트롤 레지스터 4 : 테스트 제어부3: control register 4: test control unit

5 : 프리스케일러 6 : 카운터5: prescaler 6: counter

도 1은 본 발명의 목적을 달성하기 위한 타이머 회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부장치로서 로드레지스터(2)에 카운트하고자 하는 값을 로드하고, 콘트롤 레지스터(3)에 프리스케일 팩터를 셋팅하며, 카운터(6)에서 카운트된 값(Value)을 받아들이는 중앙처리장치(1)와; 상기 셋팅된 스케일 팩터에 상응되는 프리스케일 선택신호(P-SEL)를 프리스케일러(5)측으로 출력하고, 카운터(6)의 카운트모드를 제어하기 위한 카운터제어신호(CS)를 출력하는 콘트롤 레지스터(3)와; 상기 중앙처리장치(1)로 부터 테스트선택신호(T-SEL)가 공급될 때 프리스케일러(5)측으로 테스트모드신호(TM)를 출력하는 테스트 제어부(4)와; 상기 프리스케일 선택신호(P-SEL)에 대응되는 분주신호를 생성한 다음 그 분주신호의 상승에지 부분에서 입력클럭신호(CLK)의 한주기동안 인에이블신호(EN)를 액티브시켜 출력하고, 상기 테스트모드신호(TM)의 입력 여부에 따라 테스트모드 또는 노멀모드로 동작하는 프리스케일러(5)와; 상기 인에이블신호(EN)에 의해 인에이블될때마다 상기 입력클럭신호(CLK)의 하강에지에서 상기 로드 레지스터(2)를 통해 전달받은 값을 카운트하고, 상기 카운터제어신호(CS)가 공급될 때 니블카운터로 동작하는 카운터(6)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 2 및 도 3을 참조하여 상세히 설명하면 다음과 같다.FIG. 1 is a block diagram of an exemplary embodiment of a timer circuit for achieving the object of the present invention. As shown in FIG. 1, a value to be counted is loaded into the load register 2 as an external device, and the control register 3 is free. A central processing unit (1) for setting a scale factor and accepting a value counted in the counter (6); A control register 3 which outputs a prescale selection signal P-SEL corresponding to the set scale factor to the prescaler 5 and outputs a counter control signal CS for controlling the count mode of the counter 6; )Wow; A test controller (4) for outputting a test mode signal (TM) to the prescaler (5) when a test selection signal (T-SEL) is supplied from the central processing unit (1); After generating the divided signal corresponding to the prescale selection signal P-SEL, the enable signal EN is activated and output for one period of the input clock signal CLK at the rising edge of the divided signal. A prescaler 5 operating in the test mode or the normal mode depending on whether the test mode signal TM is input; Whenever enabled by the enable signal EN, the value received through the load register 2 is counted at the falling edge of the input clock signal CLK, and when the counter control signal CS is supplied. The counter 6, which operates as a nibble counter, will be described in detail with reference to FIGS. 2 and 3 attached to the operation of the present invention.

중앙처리장치(1)에 의해 로드 레지스터(2)에 카운트하고자 하는 값이 로드되고, 콘트롤 레지스터(3)에 프리스케일 팩터(pre-scale factor)가 셋팅되면 테스트 제어부 (4)의 제어에 따라 타이머가 노멀모드로 동작하거나 테스트모드로 동작하게 되는데, 도 1의 타이머회로에 적용된 카운터(6)는 16bit의 다운카운터로 구현한 것을 예로하여 설명한다.When the value to be counted in the load register 2 is loaded by the central processing unit 1 and the pre-scale factor is set in the control register 3, the timer is controlled according to the control of the test controller 4. Is operated in the normal mode or the test mode. The counter 6 applied to the timer circuit of FIG. 1 will be described using an example of a 16-bit down counter.

먼저, 노멀모드에서의 동작과정을 도 2를 참조하여 설명하면 다음과 같다.First, an operation process in the normal mode will be described with reference to FIG. 2.

도 2의 (a)와 같은 입력클럭신호(CLK)가 카운터(6) 및 프리스케일러(5)에 공급되는 상태에서, 목적한 카운트값이 중앙처리장치(1)로 부터 로드 레지스터(2)에 로드되어 저장되고, 콘트롤 레지스터(3)에 프리스케일 팩터(pre-scale factor)가 셋팅된다.In the state where the input clock signal CLK as shown in FIG. 2A is supplied to the counter 6 and the prescaler 5, the desired count value is loaded from the central processing unit 1 into the load register 2. And stored, and a pre-scale factor is set in the control register 3.

또한, 노멀모드를 설정하고자 하는 경우에는 상기 중앙처리장치(1)에서 테스트 제어부(4)측으로 공급되는 테스트선택신호(T-SEL)가 액티브되지 않으므로 그 테스트 제어부(4)에서 프리스케일러(5)측으로 공급되는 테스트모드신호(TM)가 액티브되지 않고, 이로 인하여 프리스케일러(5)가 노멀모드로 설정된다.In addition, when the normal mode is to be set, since the test selection signal T-SEL supplied from the CPU 1 to the test controller 4 is not activated, the test controller 4 is moved from the test controller 4 to the prescaler 5. The supplied test mode signal TM is not activated, and thus the prescaler 5 is set to the normal mode.

이에 따라 상기 콘트롤 레지스터(3)는 상기 셋팅된 프리스케일 팩터에 상응되는 프리스케일 선택신호(P-SEL)를 프리스케일러(5)측으로 출력한다.Accordingly, the control register 3 outputs the prescale selection signal P-SEL corresponding to the set prescale factor to the prescaler 5 side.

따라서, 상기 프리스케일러(5)는 상기 콘트롤 레지스터(3)로 부터 공급되는 프리스케일 선택신호(P-SEL)에 대응되는 분주신호를 생성한 다음 그 분주신호의 상승에지 부분에서 상기 입력클럭신호(CLK)의 한주기동안 인에이블신호(EN)를 액티브시킨다. 그러므로, 상기 프리스케일러(5)는 입력클럭신호(CLK) 주기의 1,16,...,N배가 된 주기를 갖는 인에이블신호(EN)를 생성하는 것이라고 말할 수 있다.Accordingly, the prescaler 5 generates a divided signal corresponding to the prescale selection signal P-SEL supplied from the control register 3 and then the input clock signal CLK at the rising edge of the divided signal. Activates the enable signal EN for one period. Therefore, it can be said that the prescaler 5 generates the enable signal EN having a period 1, 16, ..., N times the period of the input clock signal CLK.

도 2의 (b)는 상기 프리스케일러(5)가 상기 입력클럭신호(CLK)를 8분주한 예를 보인 파형도이고, 도 2의 (C)는 그 분주된 파형의 상승에지 부분에서 입력클럭신호 (CLK)의 한주기동안 인에이블신호(EN)를 액티브시켜 출력하는 예를 보인 파형도이다.FIG. 2B is a waveform diagram showing an example in which the prescaler 5 divides the input clock signal CLK by eight, and FIG. 2C shows an input clock signal at a rising edge of the divided waveform. The waveform diagram shows an example in which the enable signal EN is activated and output for one period of CLK.

이로 인하여, 카운터(6)는 상기 인에이블신호(EN)가 액티브될때마다 로드 레지스터 (2)에 저장된 값을 다운카운트하게 되는데, 도 2의 (d)는 그 다운카운트의 예를 보인 것이다.As a result, the counter 6 counts down the value stored in the load register 2 each time the enable signal EN is activated, and FIG. 2 (d) shows an example of the down count.

즉, 카운터(6)는 상기 인에이블신호(EN)에 의해 인에이블된 후 상기 입력클럭신호 (CLK)의 하강에지에서 상기 로드 레지스터(2)를 통해 전달받은 값(예: F0F0_H)을 다운카운트하고, 인에이블신호(EN)에 의해 다시 인에이블될때까지 그 다운카운트된 값(F0EF_H)을 유지한다. 이후에도 이와 같은 카운트동작을 반복 수행한 다음 그 카운트값이 "0000"에 도달되면 상기 입력클럭신호(CLK)의 상승에지에서 인터럽트신호 (INT)를 출력한다.That is, the counter 6 is enabled by the enable signal EN and then downloads the value (for example, F0F0 _H ) received through the load register 2 at the falling edge of the input clock signal CLK. It counts and maintains the down counted value F0EF _H until it is enabled again by the enable signal EN. Subsequently, the count operation is repeatedly performed, and when the count value reaches "0000", the interrupt signal INT is output at the rising edge of the input clock signal CLK.

한편, 테스트모드는 외부의 제어기 예로써, 중장처리장치(1)가 타이머를 억세스하여 그의 성능을 체크하는 모드로서 이 모드에서의 동작과정을 도 3를 참조하여 설명하면 다음과 같다.On the other hand, the test mode is an external controller, the mode in which the heavy-duty processing apparatus 1 accesses the timer and checks its performance. Referring to FIG.

테스트모드를 설정하고자 하는 경우에는 상기 중앙처리장치(1)에서 테스트 제어부 (4)측으로 공급되는 테스트선택신호(T-SEL)가 액티브되어 그 테스트 제어부(4)측에서 프리스케일러(5)측으로 공급되는 테스트모드신호(TM)가 액티브되고, 이로 인하여 그 프리스케일러(5)가 테스트모드로 설정된다.When the test mode is to be set, the test select signal T-SEL supplied from the CPU 1 to the test control unit 4 is activated and supplied from the test control unit 4 to the prescaler 5 side. The test mode signal TM is activated, thereby setting the prescaler 5 to the test mode.

또한, 상기 중앙처리장치(1)는 자신이 타이머의 카운트값을 억세스하는데 적당한 프리스케일 팩터를 상기 콘트롤 레지스터(3)에 셋팅한다. 이때, 상기 콘트롤 레지스터(3)는 카운터제어신호(CS)를 액티브시키고, 이로 인하여 상기 카운터(6)는 소정 갯수(예:4개)의 니블(nibble) 카운터로 동작하게 된다.The CPU 1 also sets a prescale factor in the control register 3 which is suitable for accessing the count value of the timer. At this time, the control register 3 activates the counter control signal CS, and thereby the counter 6 operates as a predetermined number (eg four) nibble counters.

따라서, 상기 프리스케일러(5)는 상기에서와 같이 프리스케일 선택신호(P-SEL)에 대응되는 분주신호를 생성한 다음 그 분주신호의 상승에지 부분에서 상기 입력클럭신호(CLK)의 한주기동안 인에이블신호(EN)를 액티브시킨다.Therefore, the prescaler 5 generates a divided signal corresponding to the prescale selection signal P-SEL as described above, and then, during the period of the input clock signal CLK at the rising edge of the divided signal, the prescaler 5 generates the divided signal. The enable signal EN is activated.

도 3의 (b)는 상기 프리스케일러(5)가 상기 입력클럭신호(CLK)를 4분주한 다음 그 분주된 파형의 상승에지 부분에서 입력클럭신호(CLK)의 한주기동안 인에이블신호 (EN)를 액티브시켜 출력하는 예를 보인 파형도이다. 이때의 인에이블신호(EN)에 의한 카운터(6)의 동작은 모두 입력클럭신호(CLK)에 동기되도록 동작하는 것이므로 안정적인 테스크가 가능하게 된다.3B shows that the prescaler 5 divides the input clock signal CLK into four divisions, and then enables the signal EN during one period of the input clock signal CLK at the rising edge of the divided waveform. Is a waveform diagram showing an example of activating and outputting. At this time, since the operation of the counter 6 by the enable signal EN operates in synchronization with the input clock signal CLK, a stable task is possible.

상기 인에이블신호(EN)의 주기는 상기의 중앙처리장치(1)의 억세스 타이밍에 따라 상기의 과정을 통해 임의로 조정할 수 있게 되는데, 예로써, 상기 입력클럭신호 (CLK)의 모든 하강에지에서 상기 카운터(6)가 니블 카운터로 동작하도록 조정하는 것도 가능하다. 또한, 그 인에이블신호(EN)는 외부에서 타이머의 어떤 레지스터값을 읽거나 쓸 때마다 생성되는 것이므로 외부에서 타이머의 카운팅값을 정확하게 예측할 수 있게 된다.The period of the enable signal EN may be arbitrarily adjusted through the above process according to the access timing of the CPU 1. For example, at every falling edge of the input clock signal CLK. It is also possible to adjust the counter 6 to act as a nibble counter. In addition, since the enable signal EN is generated every time a register value of the timer is read or written from the outside, the counting value of the timer can be accurately predicted from the outside.

도 3의 (c)는 상기 카운터(6)가 니블카운터로 동작하는 형태를 보인 것이다. 즉, 상기 인에이블신호(EN)에 의해 인에이블된 후 상기 입력클럭신호(CLK)의 하강에지에서 상기 로드 레지스터(2)를 통해 전달받은 값(예: 0000_H)을 다운카운트하고, 인에이블신호(EN)에 의해 다시 인에이블될때까지 그 다운카운트된 값(FFFF_H)을 유지한다. 이후에도 이와 같은 카운트동작을 반복 수행한다.3 (c) shows the counter 6 operating as a nibble counter. That is, after being enabled by the enable signal EN, down counting the value (for example, 0000 _H ) received through the load register 2 at the falling edge of the input clock signal CLK, and enabling It maintains its down counted value FFFF _H until it is enabled again by signal EN. Thereafter, the same counting operation is repeated.

이상에서 상세히 설명한 바와 같이, 본 발명은 타이머의 프리스케일링시에 입력 콘트롤 클럭신호에 의거하여 카운터 인에이블신호를 생성하므로 클럭 네트워크를 침해하는 경우가 발생되지 않아 오동작의 위험이 감소되고 안정적인 타이머 기능을 보장할 수 있는 효과가 있다. 또한, 본 발명은 테스트모드에서도 상기와 같이 카운터 인에이블신호를 생성하여 안정된 동작이 가능하게 되고, 리드,라이트 스트로브에 의거하여 인에이블신호를 생성하게 되므로 타이머의 카운팅 값을 예측하여 효과적으로 테스트 기능을 수행할 수 있게 되는 이점이 있다.As described in detail above, the present invention generates a counter enable signal based on the input control clock signal during the prescaling of the timer, so that no invasion of the clock network occurs, thus reducing the risk of malfunction and providing a stable timer function. There is a guaranteed effect. In addition, the present invention generates a counter enable signal in the test mode as described above to enable a stable operation, and generate an enable signal based on the read and write strobe, so that the counting value of the timer can be predicted to effectively test the function. There is an advantage to be able to perform.

Claims

A test controller 4 for outputting a test mode signal TM for setting the timer to the test mode according to an external request; Generates a divided signal corresponding to the prescale selection signal P-SEL supplied from the outside, and then outputs the enable signal EN for one period of the input clock signal CLK at the rising edge of the divided signal. A prescaler 5 operating in a test mode or a normal mode according to whether the test mode signal TM is input; Whenever enabled by the enable signal EN, the counter 6 counts a desired value at the falling edge of the input clock signal CLK, and operates as a nibble counter when the counter control signal CS is supplied. Timer circuit comprising a).

The counter of claim 1, further comprising: a counter for outputting a prescale selection signal (P-SEL) corresponding to a scale factor supplied from an external controller to the prescaler (5), and controlling the count mode of the counter (6). And a control register (3) for outputting a control signal (CS).