KR100446303B1

KR100446303B1 - Ｍｔｃｍｏｓ용 클럭드 스캔 플립플롭

Info

Publication number: KR100446303B1
Application number: KR10-2002-0045329A
Authority: KR
Inventors: 정광옥; 원효식
Original assignee: 삼성전자주식회사
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2004-08-30
Anticipated expiration: 2022-07-31
Also published as: JP4220326B2; US6861887B2; JP2004077474A; US20040021493A1; KR20040011992A

Abstract

MTCMOS(Multi-Threshold voltage CMOS)용 클럭드 스캔 플립플롭(clocked-scan flip-flop)이 개시된다. 상기 클럭드 스캔 플립플롭은, 외부로부터 입력되는 정규 데이터를 스위칭 하여 출력하는 제 1 스위칭부, 외부로부터 입력되는 스캔 데이터를 스위칭 하여 출력하는 제 2 스위칭부, 상기 제 1 또는 제 2 스위칭부로부터 입력되는 상기 데이터를 래치 하는 래치부, 및 외부로부터 입력되는 클럭신호 및 스캔클럭신호에 대한 소정의 연산 결과에 의해서 상기 제 1 및 제 2 스위칭부의 상기 스위칭 동작을 제어하는 클럭 입력부로 구성되며, CP 플립플롭(Complementary Pass-transistor Flip-Flop)의 특징인 저전력, 고성능의 특성을 만족할 뿐만 아니라, 테스트를 위한 스캔 기능을 모두 충족시키는 장점을 가진다.

Description

ＭＴＣＭＯＳ용 클럭드 스캔 플립플롭{Clocked-scan flip-flop for multi-threshold voltage CMOS circuit}

본 발명은 반도체 집적회로에 관한 것으로, 특히 MTCMOS(Multi-Threshold Voltage CMOS) 회로를 위한 스캔 플립플롭(scan flip-flop)에 관한 것이다.

반도체 장치의 집적도를 높이기 위해 저전력 반도체 집적회로에 대한 요구가 점점 증가해 오고 있다. 전원 전압을 줄이는 것은 반도체 집적회로가 저전력을 소비하도록 하는 데 있어 효과적인 방법이라 할 수 있다. 그러나, 전원 전압을 줄이는 것은 트랜지스터들의 속도를 느리게 하는 단점이 있다. 이 같은 문제를 해결하기 위해서, 낮은 드레솔드 전압을 가지는 MOS 트랜지스터와 높은 드레솔드 전압을 가지는 MOS 트랜지스터를 구비한 CMOS 집적회로인 MTCMOS(Multi-Threshold Voltage CMOS) 집적 회로가 사용되고 있다.

도 1은 일반적인 MTCMOS 회로(10)의 구성을 보여주는 도면이다. 도 1에 도시된 MTCMOS 회로(10)는 1996년, S. Mutoh 등에 의해 IEEE JSSC, Vol. 31. No. 11, pp. 1795-1802에 실린 논문, "A 1-V Multithreshold-Voltage CMOS Digital Signal Processor for Mobile Phone Application"에 개시되어 있다.

도 1을 참조하면, MTCMOS 회로(10)는 전원(VDD 또는 GND)과 로직 회로(12) 사이에 직렬로 연결된 MOS 스위치들(Q1, Q2)을 구비한다. 이들 MOS 스위치들(Q1, Q2)은 비교적 높은 드레솔드 전압(Vth)을 가진다. MOS 스위치들(Q1, Q2)은 회로의 동작시(즉, 액티브 모드시) 턴 온 되어, 드레솔드 전압이 비교적 낮은 로직 회로(12)에게 전원 전압을 공급해 준다. 그리고, 회로의 비동작시(즉, 슬립 모드시)에는 MOS 스위치들(Q1, Q2)이 턴 오프 되어 로직 회로(12)로 공급되는 전원을 차단시켜 준다. 그럼으로써, 로직 회로(12)의 누설 전류(예를 들면, 서브드레솔드 전류(sub-threshold current) 등)가 줄어들게 되어, 시스템 전체의 소비전력이 최소화된다. 따라서, MTCMOS 기술은 특히 액티브 모드 구간 보다 슬립 모드 구간이 훨씬 긴 휴대용 LSI 회로(large scale integrated circuit)의 소비전력을 줄이는데 매우 유용하게 사용된다. 특히 이 MTCMOS 기술은 액티브 모드 구간 보다 슬립 모드 구간이 훨씬 긴 휴대용 LSI 회로(large scale integrated circuit)의 소비전력을 줄이는데 매우 유용하다. 그러나, MTCMOS 기술은 파워 오프시 로직 회로의 래치(latch)나 플립플롭에 저장되어 있는 데이터가 손실되는 문제를 가진다.

이 같은 문제를 해결하기 위해 Balloon 플립플롭, ABC(Auto Backgate controlled)-MTCMOS, VRC(Virtual power/ground Rail Clamp), CPFF(Complementary Pass-transistor Flip-Flop) 등의 기술이 제안되고 있다. 이들 중 본 출원인에 의해 2001년 5월 29일에 출원된 대한민국 특허(출원번호 : 10-2001-0029730호) 명세서에 개시되어 있는 CPFF 기술에 의하면, MTCMOS는 회로의 면적, 속도, 소비 전력 측면에서 타 플립플롭들에 비해 보다 우수한 성능을 가질 수 있게 된다. 특히 CPFF 회로는 슬립 모드에서 데이터를 기억시키기 위한 여분의 데이터 저장 공간이 필요치 않으며, 어떠한 타이밍 컨트롤(timing control)도 필요로 하지 않는다. 그리고, 상기 CPFF는 적은 클럭 로드(clock load)와, 작은 레이아웃(layout) 면적을 가지기 때문에 고집적화가 가능하다.

그러나, 상기 회로들은 DFT(design for test)를 고려하여 설계되지 않았기때문에, 스캔 체인(scan-chain) 전용 클럭을 받아들여 테스트를 수행하는 클럭드 스캔(clocked-scan) 기능을 적용할 수 없는 한계가 있다.

따라서, 앞에서 설명한 바와 같이, MTCMOS 회로를 위한 최적의 회로 구성과 성능을 유지하되, 클럭드 스캔 기능을 제공할 수 있는 새로운 구조의 MTCMOS용 스캔 플립플롭이 요구된다.

따라서 본 발명이 이루고자하는 기술적 과제는, 저전력, 고성능의 CP 플립플롭의 특성을 만족하면서 클럭드 스캔 기능을 제공할 수 있는 MTCMOS용 스캔 플립플롭을 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.

도 1은 일반적인 MTCMOS 회로의 구성을 보여주는 도면이다.

도 2는 본 발명에 따른 클럭드 스캔 플립플롭의 진리표이다.

도 3은 도 2에 도시된 진리표를 만족시키는, 본 발명의 제 1 실시예에 따른 클럭드 스캔 플립플롭의 회로도이다.

도 4는 본 발명의 제 2 실시예에 따른 클럭드 스캔 플립플롭의 회로도이다.

도 5는 도 4에 도시된 쇼트 방지부의 진리표이다.

도 6은 본 발명의 제 3 실시예에 따른 클럭드 스캔 플립플롭의 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

110, 210, 310 : 데이터 입력부 120, 220, 320 : 스위칭부

130, 230, 330 : 래치부 140, 240, 340 : 데이터 출력부

150, 250, 350 : 스캔데이터입력부 160, 260, 360 : 클럭 입력부

267, 367 : 쇼트 방지부

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 MTCMOS용 스캔 플립플롭은, 제 1 및 제 2 스위칭부, 래치부, 및 클럭 입력부를 포함한다. 여기서, 제 1 스위칭부는 외부로부터 입력되는 정규 데이터를 스위칭 하여 출력한다. 제 2 스위칭부는 외부로부터 입력되는 스캔 데이터를 스위칭 하여 출력한다. 래치부는 상기 제 1 또는 제 2 스위칭부로부터 입력되는 상기 데이터를 래치 한다. 클럭 입력부는 외부로부터 입력되는 클럭신호 및 스캔클럭신호에 대한 소정의 연산 결과에 의해서 상기 제 1 및 제 2 스위칭부의 상기 스위칭 동작을 제어한다.

본 발명의 바람직한 실시예에 있어서, 상기 클럭 입력부는, 상기 스캔클럭신호 및 상기 클럭신호에 대한 소정의 논리 연산 결과에 응답해서 상기 제 2 스위칭부의 스위칭 동작을 제어함으로써, 상기 클럭 신호들이 모두 1의 값을 가질 때 발생되는 쇼트 현상을 방지한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의해 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 클럭드 스캔 플립플롭(clocked-scan flip-flop)의 진리표이고, 도 3은 도 2에 도시된 진리표를 만족시키는, 본 발명의 제 1 실시예에 따른 클럭드 스캔 플립플롭(100)의 회로도이다.

먼저 도 3을 참조하면, 본 발명에 따른 클럭드 스캔 플립플롭(100)은, 데이터 입력부(110), 스위칭부(120), 래치부(130), 데이터 출력부(140), 스캔 데이터 입력부(150) 및 클럭 입력부(160)를 포함한다.

데이터 입력부(110)는 낮은 드레솔드 값을 가지는 제 1 인버터(111)와 제 2 인버터(112)를 구비한다. 제 1 인버터(111)는 외부로부터 입력되는 데이터(Data)를 받아들이고, 이를 반전하여 출력한다. 제 2 인버터(112)는 제 1 인버터(111)의 출력을 반전하여 출력한다.

스위칭부(120)는 낮은 드레솔드 값을 가지는 NMOS 트랜지스터로 구성된 제 1 내지 제 4 MOS 스위치들(121-124)을 구비한다. 제 1 MOS 스위치(121)의 일단은 제 1 인버터(111)의 출력에 연결되고, 제 2 MOS 스위치(122)의 일단은 제 2인버터(112)의 출력에 각각 연결된다. 제 1 및 제 2 MOS 스위치(121, 122)의 게이트에는 클럭신호(Clock)가 인가되어 상기 스위치들(121, 122)의 스위칭 동작을 제어한다. 그리고, 제 3 MOS 스위치(123)의 일단은 제 1 MOS 스위치(121)의 출력에 연결되고, 제 4 MOS 스위치(124)의 일단은 제 1 MOS 스위치(122)의 출력에 각각 연결된다. 제 3 및 제 4 MOS 스위치(123, 124)의 게이트에는 클럭 입력부(160)의 출력신호가 인가되어 상기 스위치들(123, 124)의 스위칭 동작을 제어한다.

래치부(130)는 높은 드레솔드 전압을 가지는 제 1 및 제 2 인버터들(131, 132)을 구비한다. 제 1 인버터(131)는 제 3 MOS 스위치(123)의 타단에 연결되어, 제 3 MOS 스위치(123)의 출력을 반전시키는 역할을 수행한다. 제 2 인버터(132)는 제 4 MOS 스위치(124)의 타단과 상기 제 1 인버터(131)의 출력에 연결되어, 상기 제 1 인버터(131)의 출력을 반전시키고, 반전된 상기 데이터를 제 1 인버터(131)의 입력단자에 피드백 시킨다. 이들 제 1 및 제 2 인버터들(131, 132)에게는 실제 전압 공급원인 전원 전압(VDD < 1)과 접지 전압(GND)이 각각 인가된다.

데이터 출력부(140)는 낮은 드레솔드 전압을 가지는 제 3 인버터(141) 및 제 4 인버터(144)를 구비한다. 제 3 인버터(141)는 래치부(130)에 구비된 제 2 인버터(132)의 출력에 연결되어, 래치부(130)에 래치 되어 있는 데이터를 반전하여 출력한다. 그리고, 제 4 인버터(142)는 래치부(130)에 구비된 제 1 인버터(131)의 출력에 연결되어, 래치부(130)에 래치 되어 있는 데이터를 반전하여 출력한다.

스캔 데이터 입력부(150)는 낮은 드레솔드 전압을 가지는 제 5 및 제 6 인버터(151, 152)와, 낮은 드레솔드 전압을 가지는 제 5 및 제 6 MOS 스위치(153, 154)를 구비한다. 제 5 인버터(151)는, 테스트시 외부로부터 입력되는 스캔 데이터(Scan Input)를 반전하여 출력한다. 제 6 인버터(152)는 제 5 인버터(151)의 출력에 연결되어, 제 5 인버터(151)로부터 출력되는 데이터를 반전하여 출력한다. 제 5 MOS 스위치(153)는 일단이 제 5 인버터(151)의 출력단에 연결되고, 타단이 제 1 MOS 스위치(121)와 제 3 MOS 스위치(123) 사이에 연결된다. 제 6 MOS 스위치(154)는 일단이 제 6 인버터(152)의 출력단에 연결되고, 타단이 제 2 MOS 스위치(122)와 제 4 MOS 스위치(124) 사이에 연결된다. 제 5 및 제 6 MOS 스위치(153, 154)들의 게이트에는 스캔클럭신호(SCK)가 인가되어, 테스트시 스캔 데이터(Scan Input)의 입력을 스위칭 한다.

클럭 입력부(160)는 낮은 드레솔드 전압을 가지는 제 7 및 제 8 인버터(161, 163), 낮은 드레솔드 전압을 가지는 제 1 및 제 2 제어 인버터(controlled-inverter)(162, 164), 및 높은 드레솔드 전압을 가지는 NOR 게이트(165)를 구비한다. 제 7 인버터(161)는 외부로부터 입력되는 스캔클럭신호(SCK)를 반전하여 출력한다. 제 1 제어 인버터(162)는 제 7 인버터(161)로부터 출력되는 반전된 스캔클럭신호()를 입력으로서 받아들이고, 클럭신호(Clock) 및 반전된 클럭신호()를 제어 신호로서 받아들여, 입력된 신호()를 반전하여(즉, SCK 신호) 출력한다. 제 8 인버터(162)는 외부로부터 입력되는 클럭신호(Clock)를 반전하여 출력한다. 제 2 제어 인버터(164)는 제 8 인버터(163)로부터 출력되는 반전된 클럭신호()를 입력으로서 받아들이고, 스캔클럭신호(SCK) 및 반전된 스캔클럭신호()를 제어 신호로서 받아들여, 입력된 신호()를 반전하여(즉, Clock 신호) 출력한다. NOR 게이트(165)는 제 1 및 제 2 제어 인버터(162, 164)의 출력 신호, 및 클럭 신호(Clock)와 반대의 위상을 갖는 데이터 입력차단신호(SCB)를 받아들여 NOR 연산을 수행하고, 상기 NOR 연산 결과를 제 3 및 제 4 MOS 스위치(123, 124)의 게이트로 출력한다. 여기서, 제 1 및 제 2 제어 인버터(162, 164)는 도 3의 네모 박스 안에 표시된 바와 같은 회로 구성을 가지며, 두 개의 클럭신호가 동시에 작동하지 못하게 하는 역할을 수행한다.

도 2에 도시된 클럭드 스캔 플립플롭의 진리표를 참조하면, 정규 동작시 스캔클럭신호(SCK)는 '0'의 값을 가진다. 스캔클럭신호(SCK)가 '0'의 값을 가지게 되면, 제 2 제어 인버터(164)는 인버터로서 동작하게 되고, 클럭 신호(Clock)의 파형이 그대로 제 2 제어 인버터(164)의 출력으로 발생하게된다. 그 결과, 상기 클럭신호(Clock)의 파형이 그대로 NOR 게이트(165)의 입력단으로 전달된다.

정규 동작시 스캔클럭신호(SCK) 및 스캔 데이터(Scan Input)의 입력을 차단하는 방법은 다음과 같다.

먼저, 정규 클럭신호(Clock)의 동작을 세분화하여 살펴보면, 클럭신호(Clock)가 '0'인 경우, 제 1 제어 인버터(162)는 제 2 제어 인버터(164)와 마찬가지로 인버터로서 동작하게 된다. 이 때 '0'의 값을 가지는 스캔클럭신호(SCK)에 의해 제 1 제어 인버터(162)의 출력이 '0'이 되고, '0'의 값을 가지는 클럭신호(Clock)가 NOR 게이트(165)에게 그대로 입력된다. 그리고, 클럭신호(Clock)가 '1'인 경우 제 1 제어 인버터(162)의 동작은 차단되고, 스캔클럭신호(SCK)의 값이 제 1 제어 인버터(162)를 통해 더 이상 출력되지 않게 된다. 그 결과, 앞에서 설명한 바와 같이 클럭신호(Clock)의 파형만이 NOR 게이트(165)의 입력단으로 들어가게 된다.

그리고, 스캔클럭신호(SCK)가 '0'일 경우(즉, 정규 동작의 경우)에는, '0'의 값을 가지는 스캔클럭신호(SCK)가 스캔 데이터(Scan Input)의 입력을 스위칭 하는 제 5 및 제 6 MOS 스위치(153, 154)를 오프 시켜, 스캔 입력 데이터(Scan Input)가 래치부(130)로 전달되는 것을 방지한다. 이와 같이 스캔 입력 데이터(Scan input)와 스캔클럭신호(SCK)가 차단된 상태에서는, 제 8 인버터(163), 제 2 제어 인버터(164), NOR 게이트(165)의 지연(delay)에 따라 제 1 MOS 스위치/제 2 MOS 스위치(121/122), 제 3 MOS 스위치/제 4 MOS 스위치(123/124)가 순차적으로 동작하게 되어, 입력 데이터(Data)가 래치부(130)에 저장된다.

한편, 본 발명에 따른 클럭드 스캔 플립플롭(100)이 스캔 동작을 수행하는 경우, 클럭신호(Clock)는 '0'이 된다. 클럭신호(Clock)가 '0' 이 되면, 제 1 제어 인버터(162)는 인버터로서 동작하게 되고, 스캔클럭신호(SCK)의 파형이 그대로 제 1 제어 인버터(162)의 출력으로 발생하게된다. 그 결과, 상기 스캔클럭신호(SCK)의 파형이 그대로 NOR 게이트(165)의 입력단으로 전달되어진다. 그 결과, 래치부(130)의 데이터 입력을 스위칭 하는 제 3 및 제 4 MOS 스위치(123, 124)가 스캔클럭신호(SCK)에 동기 되어 스위칭을 수행하게 된다. 이 때, 클럭 입력부(160)로 인가되는 스캔클럭신호(SCK)는 '1'의 값이 되고, '1'의 값을 가지는 스캔클럭신호(SCK)에 의해 제 5 및 제 6 MOS 스위치(153, 154)가 턴 온 된다. 그 결과, 제 5및 제 6 MOS 스위치(153, 154)를 통해 입력된 스캔 데이터(Scan Input)가 제 3 및 제 4 MOS 스위치(123, 124)로 전달되고, 제 3 및 제 4 MOS 스위치(123, 124)의 스위칭 동작에 의해서 스캔 데이터(Scan Input)가 래치부(130)로 전달된다.

도 4는 본 발명의 제 2 실시예에 따른 클럭드 스캔 플립플롭(200)의 회로도이다. 도 4에 도시된 클럭드 스캔 플립플롭(200)은 클럭 입력부(260) 내에 쇼트(short) 방지부(267)가 더 구비된 것을 제외하고는 도 3에 도시된 클럭드 스캔 플립플롭(100)과 동일한 회로 구성을 갖는다. 따라서, 동일한 회로 구성을 갖는 기능 블록들에 대해서는 설명의 간략화를 위해 중복되는 설명을 생략하기로 한다.

도 4를 참조하면, 클럭 입력부(260)는 클럭신호(Clock)와 스캔클럭신호(SCK)가 모두 '1'인 경우 발생될 수 있는 전류의 쇼트를 방지하기 위한 전류 방지부(267), 쇼트 방지부(267)의 출력신호(Y)를 받아들이는 제 7 인버터(261), 제 7 인버터(261)의 출력단에 연결된 제 1 제어 인버터(262), 외부로부터 입력되는 클럭신호(Clock)를 받아들이는 제 8 인버터(263), 제 8 인버터(263)의 출력단에 연결된 제 2 제어 인버터(264), 및 제 1 및 제 2 제어 인버터(262, 264)의 출력 신호와 외부로부터 입력되는 데이터 입력차단신호(SCB)를 받아들여 NOR 연산을 수행하는 NOR 게이트(265)를 구비한다.

쇼트 방지부(267)는 낮은 드레솔드 전압을 가지는 인버터(2671)와, 낮은 드레솔드 전압을 가지는 NOR 게이트(2672)를 구비한다. 인버터(2671)는 외부로부터 인가되는 스캔클럭신호(SCK)를 반전하여 출력한다. NOR 게이트(2672)는 상기 인버터(2671)의 출력신호 및 외부로부터 입력되는 클럭신호(Clock)를 받아들이고, 이들신호에 대한 NOR 연산을 수행한다. 제 7 인버터(261)는 스캔클럭신호(SCK)를 입력 신호로 직접 받아들이는 대신, 쇼트 방지부(267)의 출력신호(Y)를 입력 신호로서 받아들인다. 쇼트 방지부(267)에서 수행되는 동작은 다음과 같다.

도 5는 도 4에 도시된 쇼트 방지부(267)의 진리표이다. 도 5를 참조하면, 쇼트 방지부(267)는 외부로부터 입력되는 스캔클럭신호(SCK)를 받아들여 이를 출력하되, 진리표에서 나타내고 있는 바와 같이 스캔클럭신호(SCK)가 '1'의 값을 경우에만 스캔클럭신호(SCK)를 그대로 출력한다. 이는 클럭신호(Clock)와 스캔클럭신호(SCK)가 모두 '1'인 경우 발생될 수 있는 전류의 쇼트를 방지하기 위한 것으로서, 쇼트 방지부(267)가 구비되지 않은 경우 발생될 수 있는 문제는 다음과 같다.

도 3을 참조하면, 예를 들어 클럭신호(Clock)와 스캔클럭신호(SCK)가 모두 '1'인 경우, 제 1 및 제 2 MOS 스위치(121, 122)와 제 5 및 제 6 MOS 스위치(153, 154)가 모두 턴 온 된다. 이 때, 입력 데이터(Data)가 '1'의 값이면, 제 1 인버터(111)의 출력은 '0'이 되고, 이 값에 의해 제 2 인버터(112)에 구비된 PMOS 트랜지스터(미 도시됨)가 턴 온 된다. 이 때, 스캔 입력 데이터는 '0' 이 되고, 제 5 인버터(151)의 출력은 '1' 이 되어, 제 6인버터(152)의 NMOS 트랜지스터(미 도시됨)가 턴 온 된다.

그 결과, 도 3에 도시된 화살표와 같이, 전원 전압(VDD)에서 제 2 인버터(112)의 PMOS 트랜지스터를 지나, 제 2 및 제 6 MOS 스위치(122, 154)와, 제 6 인버터(152)의 NMOS 트랜지스터를 거쳐, 전류가 직접 접지(GND)로 흐르는 쇼트현상이 발생하게 된다.

그러나, 도 4와 같이 클럭 입력부(260)에 쇼트 방지부(267)가 구비되면, 상기와 같은 전류의 쇼트 현상이 제거된다. 쇼트 현상이 제거되는 과정은 다음과 같다.

다시 도 4를 참조하면, 먼저 클럭 입력부(260)는 스캔클럭신호(SCK)를 쇼트 방지부(267)를 통해 받아들인다. 이 때, 스캔클럭신호(SCK)와 클럭신호(Clock)가 모두 '1'의 값을 가지는 경우, 쇼트 방지부(267)의 인버터(2671)는 '0'의 값을 가지는 신호를 출력한다. 그 결과, NOR 게이트(2672)의 출력은 '0'이 되어, 제 5 MOS 스위치(253)와 제 6 MOS 스위치(256)가 모두 차단된다. 따라서, 전원 전압(VDD)으로부터 시작하여 제 2 인버터(112)의 PMOS 트랜지스터, 제 2 및 제 6 MOS 스위치(122, 154), 및 제 6 인버터(152)의 NMOS 트랜지스터를 통해 접지(GND)로 직접 흐르게 되는 전류의 쇼트 현상이 방지된다.

그러나, 도 4에 도시된 쇼트 방지부(267)는 도 2에 도시된 클럭드 스캔 플립플롭의 진리표에 의하면, 기능적으로는 필요 없는 회로라 할 수 있다. 즉, 쇼트 방지부(267)가 없는 경우라 하더라도 상기 클럭드 스캔플립플롭 회로는 도 2에 도시된 진리표의 모든 기능을 모두 수행할 수 있다. 하지만, 스캔클럭신호(SCK)와 클럭신호(Clock)가 모두 '1'의 값을 가지는 경우에는, 앞에서 설명한 바와 같은 전류의 쇼트 현상이 발생될 수 있으므로, 이를 방지하기 위하여 도 4와 같이 쇼트 방지부(267)가 클럭 입력부(260)에 부가적으로 삽입되어진다.

도 6은 본 발명의 제 3 실시예에 따른 클럭드 스캔 플립플롭(300)의 회로도이다. 도 6에 도시된 클럭드 스캔 플립플롭(300)은 도 4에 도시된 클럭드 스캔 플립플롭(200)에 비동기 셋/리셋(asynchronous set/reset) 기능을 추가한 회로이다. 상기 클럭드 스캔 플립플롭(300)은 래치부(330)가 인버터 대신 NAND 게이트(331, 332)로 구성되는 것을 제외하고는 도 4에 도시된 클럭드 스캔 플립플롭(200)과 동일한 회로 구성을 갖는다. 따라서, 동일한 회로 구성을 갖는 기능 블록들에 대해서는 설명의 간략화를 위해 중복되는 설명을 생략하기로 한다.

도 6을 참조하면, 래치부(330)는 높은 드레솔드 전압을 가지는 제 1 NAND 게이트(331)와, 제 2 NAND 게이트(332)를 구비한다. 제 1 NAND 게이트(331)는 제 4 MOS 스위치(324)로부터 입력되는 데이터와 외부로부터 입력되는 리셋 신호()를 받아들여, 이들 신호에 대한 NAND 연산을 수행한다. 제 2 NAND 게이트(332)는 제 1 NAND 게이트(331)로부터 출력되는 NAND 연산 결과와, 외부로부터 입력되는 셋 신호()를 받아들여, 이들 신호에 대한 NAND 연산을 수행하고, 연산 결과를 제 1 NAND 게이트(331)의 입력으로 피드백 시킨다. 상기 래치부(330)는 비동기 입력에 의해서 데이터의 래치 동작이 직접 제어될 수 있으며, 이 같은 방법에 의해서 셋 플립플롭과 리셋 플립플롭이 구현될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 MTCMOS용 클럭드 스캔 플립플롭은 CP 플립플롭의 특징인 저전력, 고성능의 특성을 만족하면서, 테스트를 위한 스캔 기능을 충족시킬 수 있는 장점이 있다.

Claims

외부로부터 입력되는 정규 데이터를 스위칭 하여 출력하는 제 1 스위칭부;

외부로부터 입력되는 스캔 데이터를 스위칭 하여 출력하는 제 2 스위칭부;

상기 제 1 또는 제 2 스위칭부로부터 입력되는 상기 데이터를 래치 하는 래치부; 및

외부로부터 입력되는 클럭신호 및 스캔클럭신호에 대한 소정의 연산 결과에 의해서 상기 제 1 및 제 2 스위칭부의 상기 스위칭 동작을 제어하는 클럭 입력부를 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 1 항에 있어서, 상기 제 1 스위칭부는

상기 클럭신호에 응답해서 상기 정규 데이터를 스위칭 하는 제 1 스위치;

상기 클럭신호에 응답해서 반전된 정규 데이터를 스위칭 하는 제 2 스위치;

상기 클럭 입력부의 제어에 응답해서 상기 제 1 스위치의 출력을 상기 래치부에게 선택적으로 출력하는 제 3 스위치 ; 및

상기 클럭 입력부의 제어에 응답해서 상기 제 2 스위치의 출력을 상기 래치부에게 선택적으로 출력하는 제 4 스위치를 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 2 항에 있어서, 상기 제 2 스위칭부는

상기 스캔클럭신호에 응답해서 상기 스캔 데이터를 상기 제 3 스위치에게 출력하는 제 5 스위치; 및

상기 스캔클럭신호에 응답해서 반전된 스캔 데이터를 상기 제 4 스위치에게 출력하는 제 6 스위치를 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 3 항에 있어서,

상기 제 1 내지 제 6 스위치들은 낮은 드레솔드 값을 가지는 소자들인 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 1 항에 있어서,

상기 래치부는 높은 드레솔드 전압을 가지는 소자들로 구성되는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 1 항에 있어서,

상기 래치부에는 전원 전압 및 접지 전압이 직접 연결되는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 1 항에 있어서, 상기 클럭 입력부는

상기 스캔클럭신호를 반전하는 제 1 인버터;

상기 제 1 인버터의 출력을 입력으로 받아들이고, 상기 클럭신호 및 반전된 상기 클럭 신호를 제어 신호로 받아들이는 제 1 제어 인버터;

상기 클럭 신호를 반전하는 제 2 인버터;

상기 제 2 인버터의 출력을 입력으로 받아들이고, 상기 스캔클럭신호 및 반전된 상기 스캔클럭 신호를 제어 신호로 받아들이는 제 2 제어 인버터; 및

상기 제 1 및 제 2 제어 인버터의 출력과, 상기 클럭 신호와 반대의 위상을 갖는 데이터 입력차단신호에 대한 NOR 연산을 수행하는 NOR 게이트를 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 3 항에 있어서, 상기 클럭 입력부는

상기 스캔클럭신호 및 상기 클럭신호에 대한 소정의 논리 연산 결과에 응답해서 상기 제 5 및 제 6 스위치들의 스위칭 동작을 제어함으로써, 상기 클럭 신호들이 모두 1의 값을 가질 때 발생되는 쇼트 현상을 방지하는 쇼트 방지부를 더 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 8 항에 있어서, 상기 쇼트 방지부는

상기 스캔클럭 신호를 반전시키는 제 3 인버터; 및

상기 제 3 인버터의 출력과 상기 클럭신호와의 NOR 연산을 수행하고, 상기 연산 결과를 상기 제 5 스위치, 상기 제 6 스위치, 및 상기 제 1 인버터로 출력하는 NOR 게이트를 포함하는 것을 특징으로 하는 클럭드 스캔 플립플롭.
제 7 항 또는 제 8 항에 있어서,

상기 쇼트 방지부, 제 1 및 제 2 인버터들, 및 상기 제 1 및 제 2 제어 인버터들은 낮은 드레솔드 전압을 가지는 소자들이고, 상기 NOR 게이트는 높은 드레솔드를 가지는 소자인 것을 특징으로 하는 클럭드 스캔 플립플롭.