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KR100443791B1 - 리플래쉬 기능을 갖는 반도체 메모리 소자 - Google Patents

리플래쉬 기능을 갖는 반도체 메모리 소자 Download PDF

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KR100443791B1
KR100443791B1 KR10-2000-0085692A KR20000085692A KR100443791B1 KR 100443791 B1 KR100443791 B1 KR 100443791B1 KR 20000085692 A KR20000085692 A KR 20000085692A KR 100443791 B1 KR100443791 B1 KR 100443791B1
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조진희
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주식회사 하이닉스반도체
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Abstract

본 발명은 리플래쉬 기능을 갖는 반도체 메모리 소자에 관한 것으로, 외부 장치로부터 어드레스 및 명령을 입력받아 동작신호를 생성하는 입력 버퍼 및 명령 디코더와, 리플래쉬 결함 로우 어드레스를 저장하는 결함 로우 어드레스 저장부와, 입력 버퍼 및 명령 디코더로부터 생성된 리플래쉬 명령에 따라 어드레스를 발생하는 내부 어드레스 카운터와, 결함 로우 어드레스 저장부로부터 출력되는 어드레스와 내부 어드레스 카운터로부터 출력된 어드레스를 비교하는 어드레스 비교기와, 리플래쉬 명령과 로우 엑티브 명령에 따라 로우 어드레스를 래치하는 로우 어드레스 래치와, 독출/서입 명령에 따라 컬럼 어드레스를 래치하는 컬럼 어드레스 래치와, 로우 어드레스 래치의 출력을 프리디코딩하는 로우 프리디코더와, 컬럼 어드레스 래치의 출력을 프리디코딩하는 컬럼 프리디코더와, 로우 프리디코더의 출력에 따라 메모리 셀 어레이의 워드라인을 선택하는 로우 디코더와, 컬럼 프리디코더의 출력에 따라 메모리 셀 어레이의 비트라인을 선택하는 컬럼 디코더와, 비트라인에 접속된 센스앰프와, 어드레스 비교기로부터 출력되는 매칭 신호에 따라 센스앰프의 동작 전원을 제어하는 센스앰프 콘트롤러와, 센스앰프 인에이블 신호를 발생하는 로우 콘트롤 회로를 포함하여 이루어진다.

Description

리플래쉬 기능을 갖는 반도체 메모리 소자 {Semiconductor memory device having a Refresh function}
본 발명은 리플래쉬 기능을 갖는 반도체 메모리 소자에 관한 것으로, 특히, 디램(DRAM) 소자의 전력 소모를 효율적으로 감소시킬 수 있도록 한 리플래쉬 기능을 갖는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자 중 하나인 디램(DRAM) 소자는 하나의 트랜지스터와 캐패시터로 이루어지며,트랜지스터의 동작에 의해 캐패시터가 충전(Charge) 또는방전(Discharge)됨에 따라 정보의 저장이 가능해지도록 구성된다.
그런데 이와 같이 구성된 디램 소자는 캐패시터가 가지는 능력의 한계 즉, 계속적인 충전 상태의 유지가 불가능하기 때문에 정보의 상태를 계속적으로 유지하기 위한 리플래쉬(Reflash)가 요구된다.
리플래쉬는 캐패시터가 충전 상태를 계속적으로 유지할 수 있도록 하기 위한 주기적인 재충전을 의미하는데, 디램 소자의 집적도가 증가될 수록 리플래쉬 시간의 실력치는 증가되지 않는 반면, 동일한 시간동안 리플래쉬되는 워드라인의 수는 상대적으로 증가되기 때문에 이에 따른 전력 소모의 증가가 문제시된다.
예를들어, 노트북 컴퓨터(Note book computer)에 사용되는 디램과 같이 밧데리(Battery)의 전원에 의해 동작되는 메모리 소자는 전력 소모의 정도에 따라 사용 여부가 결정된다.
도 1은 종래 디램 소자의 리플래쉬 동작을 설명하기 위한 블록도이다.
입력버퍼 및 명령 디코더(11)는 외부 장치로부터 어드레스 및 명령을 입력받아 동작신호를 생성한다. 내부 어드레스 카운터(16)는 상기 입력버퍼 및 명령 디코더(11)로부터 생성된 리플래쉬(REF) 명령에 따라 어드레스(IAX(0∼i))를 발생시킨다. 로우 어드레스 래치(12)는 리플래쉬(REF) 명령과 로우 엑티브(ACT) 명령에 따라 로우 어드레스를 래치하며, 컬럼 어드레스 래치(13)는 독출/서입(RD/WT) 명령에 따라 컬럼 어드레스를 래치한다. 로우 프리디코더(14)는 상기 로우 어드레스 래치(12)의 출력(AX(0∼i))을 프리디코딩하며, 컬럼 프리디코더(15)는 상기 컬럼 어드레스 래치(13)의 출력(AY(0∼i))을 래치한다. 로우 디코더(18)는 상기 로우 프리디코더(14)의 출력에 따라 워드라인을 선택하며, 컬럼 디코더(21)는 상기 컬럼 프리디코더(15)의 출력에 따라 비트라인을 선택한다. 센스앰프 콘트롤러(SAC; 17)는 메모리 셀 어레이(20)의 비트라인에 연결된 다수의 센스앰프(19)를 각각 제어한다. 로우 콘트롤 회로(22)는 상기 입력버퍼 및 명령 디코더(11)로부터 생성된 로우 엑티브(ACT) 명령에 따라 상기 각 센스앰프 콘트롤러(17)로 센스앰프 인에이블 신호(SAEN)를 공급한다.
상기 센스앰프 콘트롤러(17)의 구성을 도 2를 참조하여 보다 상세히 설명하면 다음과 같다.
센스앰프 콘트롤러(17)는 센스앰프 콘트롤 회로(4)와 센스앰프 드라이버(5)로 이루어진다. 센스앰프 콘트롤 회로(4)는 센스앰프 인에이블 신호(SAEN) 입력단자 및 출력단자(SAP)간에 직렬 접속된 인버터(I6 및 I7)와, 상기 센스앰프 인에이블 신호(SAEN) 입력단자 및 출력단자(SAN)간에 직렬 접속된 인버터(I8 및 I9)로 구성되며, 상기 센스앰프 드라이버(5)는 전원전압(VDD) 및 출력단자(CSP)간에 접속되며 게이트가 상기 센스앰프 콘트롤 회로(4)의 출력단자(SAP)에 접속된 N형 MOS 트랜지스터(N5)와, 출력단자(CSN) 및 접지간에 접속되며 게이트가 상기 센스앰프 콘트롤 회로(4)의 출력단자(SAN)에 접속된 N형 MOS 트랜지스터(N6)로 구성된다. 상기 센스앰프 드라이버(5)의 출력단자(CSP 및 CSN)는 상기 센스앰프(20)의 전원전압(VDD) 공급단자 및 접지전압 공급단자에 각각 접속된다.
상기 내부 로우 어드레스 카운터(16)의 단위 셀은 도 3에 도시된 바와 같이 구성된다.
상기 입력버퍼 및 명령 디코더(11)로부터 생성된 리플래쉬(REF) 명령은 인버터(I1)에 입력되고, 상기 인버터(I1)의 출력신호 및 신호(IAXBm-1)는 낸드 게이트(G1)로 입력된다. 상기 낸드 게이트(G1)의 출력은 직렬 접속된 제 1 및 제 2 래치(L1 및 L2)의 입력단자(G)로 공급되며, 제 2 래치(L2)의 출력단자(Q)는 인버터(I2)를 통해 제 1 래치(L1)의 입력단자(D)에 접속된다. 또한, 상기 제 1 래치)L1)의 출력단자(Q)는 신호(IAX)를 출력하는 인버터(I3)의 입력단자에 접속되고, 제 2 래치(L2)의 출력(Q) 및 상기 신호(IAXBm-1)는 신호(IAXBm)를 출력하는 낸드 게이트(G2)로 입력된다.
상기와 같이 구성된 단위 셀은 도 4에 도시된 바와 같이 접속되어 내부 어드레스 카운터(16)를 이루게 된다.
제 1 내지 제 3 어드레스 카운터(1 내지 3)가 직렬 접속되며, 각 어드레스 카운터의 입력단자(REF)를 통해 상기 입력버퍼 및 명령 디코더(11)로부터 생성된 리플래쉬(REF) 명령이 입력되고, 각각의 출력단자(IAX)에 병렬 접속된 신호선을 통해 어드레스(IAX(0∼i))를 출력한다.
도 5는 상기 로우 어드레스 래치(12)의 상세 회로도로서, 전원전압(VDD) 및 출력단자(AX)간에 P형 MOS 트랜지스터(P1 및 P2)가 직렬 접속되며, 출력단자(AX) 및 접지간에 N형 MOS 트랜지스터(N1 및 N2)가 직렬 접속된다. 상기 트랜지스터(P1)의 게이트에는 인버터(I4)에 의해 반전된 리플래쉬(REF) 명령이 공급되고, 상기 트랜지스터(P2 및 N1)의 게이트에는 어드레스(IAX)가 공급되며, 상기 트랜지스터(N2)의 게이트에는 리플래쉬(REF) 명령이 공급된다.
또한, 전원전압(VDD) 및 출력단자(AX)간에 P형 MOS 트랜지스터(P3 및 P4)가 직렬 접속되며, 출력단자(AX) 및 접지간에 N형 MOS 트랜지스터(N3 및 N4)가 직렬 접속된다. 상기 트랜지스터(P3)의 게이트에는 인버터(I5)에 의해 반전된 로우 엑티브(ACT) 명령이 공급되고, 상기 트랜지스터(P4 및 N3)의 게이트에는 어드레스(A)가 공급되며, 상기 트랜지스터(N4)의 게이트에는 로우 엑티브(ACT) 명령이 공급된다.
상기와 같이 구성된 로우 어드레스 래치(12)는 상기 입력버퍼 및 명령 디코더(11)로부터 생성된 리플래쉬(REF) 명령 및 로우 엑티브(ACT) 신호에 따라 상기 내부 어드레스 카운터(16)로부터 생성된 어드레스(IAX) 또는 외부로부터 입력되는 어드레스(A)를 선택적으로 출력시킨다.
그러면, 도 6을 참조하여 종래 리플래쉬 회로의 동작을 설명하면 다음과 같다.
내부 어드레스 카운터(16)는 리플래쉬(REF) 명령의 하강점(Falling edge)에서 내부 로우 어드레스(IAX(0∼i))를 발생시키며, 로우 어드레스 래치(12)는 리플래쉬(REF) 명령의 상승점(Rising edge)에서 내부 어드레스 카운터(16)에서 생성된 내부 어드레스(IAX(0∼i)를 래치하여 어드레스(AX(O∼i))를 발생시킨다.
로우 프리디코더(14)는 어드레스(AX(O∼i)를 입력받아 블록 로우 어드레스와 프리디코딩된 어드레스를 생성시키고, 로우 디코더(18)는 상기 프리디코딩된 어드레스와 블록 로우 어드레스에 따라 특정 워드라인을 활성화시킨다.
그러면 상기 로우 디코더(18)의 출력에 의해 선택된 워드라인이 존재하는 메모리 셀 어레이(20)의 센스앰프(19)가 동작하여 선택된 워드라인과 연결된 메모리셀의 정보가 일정시간 동안 비트라인에 실리고, 로우 콘트롤 회로(22)의 출력인 센스앰프 인에이블 신호(SAEN)가 하이(High) 상태가 되면 센스 앰프 콘트롤 회로(4)의 출력신호(SAP 및 SAN)가 하이 상태가 되고, 센스 앰프 드라이버(5)가 인에이블되어 다수의 센스앰프(19)에 전원이 공급되어 선택된 비트라인에 대한 센싱이 시작된다. 이와 같은 과정에 의해 선택된 워드라인에 접속된 메모리 셀의 정보가 리플래쉬된다.
그런데 도 1에 도시된 바와 같이 로우 어드레스는 A(O∼i)로 i+1개가 되며, 하나의 어드레스에 의해 1개의 워드라인이 선택되므로, 전체 워드라인이 리플래쉬되기 위해서는 2i+1번의 리플래쉬 싸이클이 필요하게 된다.
예를들어, 4 밴크(Bank) 구조의 256M 비트(Bit) SDRAM의 경우 어드레스의 수(i)가 12이며, 리플래쉬 시간(tREF)도 64M 비트 SERAM과 동일한 64ms이므로 리플래쉬 사양은 8192 리플래쉬 싸이클(Cycle)/64ms가 된다. 즉, 64ms동안 8192번의 리플래쉬 싸이클이 필요하므로 리플래쉬 수행시 더 많은 전력이 소모된다.
그러므로 디램의 집적도가 높아질 수록 리플래쉬 시간(tREF)이 증가하지 못한다면 이론상 리플래쉬에 소모되는 전력은 점차 증가하여 밧데리의 전원으로 동작되는 디램 소자의 사용이 어려워진다.
또한, 디램의 집적도가 증가될 수록 메모리 셀을 구성하는 트랜지스터의 수가 증가되는 한편, 리플래쉬 특성이 저하되는 메모리 셀의 수도 증가할 확률이 높아지기 때문에 이에 따른 리플래쉬 불량으로 인한 디램의 수율 저하가 초래된다.
따라서 본 발명은 리플래쉬 특성이 취약한 메모리 셀에 해당되는 워드라인을 리플래쉬할 때는 상대적으로 높은 센스 앰프 드라이버 전원 전압을 사용하며, 정상적인 메모리 셀에 해당되는 워드라인을 리플래쉬할 때는 상대적으로 낮은 센스 앰프 드라이버 전원 전압을 사용하므로써 상기한 단점을 해소할 수 있는 리플래쉬 기능을 갖는 반도체 메모리 소자를 제공하는 데 그 목적이 있다.
도 1은 종래 디램 소자의 리플래쉬 동작을 설명하기 위한 블록도.
도 2는 도 1의 센스앰프 콘트롤러를 설명하기 위한 상세 회로도.
도 3은 도 1에 도시된 내부 어드레스 카운터의 단위 셀을 설명하기 위한 회로도.
도 4는 도 1에 도시된 내부 어드레스 카운터의 구성도.
도 5는 도 1의 어드레스 래치를 설명하기 위한 상세 회로도.
도 6은 도 1을 설명하기 위한 타이밍도.
도 7은 본 발명에 따른 디램 소자의 리플래쉬 동작을 설명하기 위한 블록도.
도 8은 도 7의 결함 로우 어드레스 저장부 및 어드레스 비교부의 실시예를 설명하기 위한 회로도.
도 9는 도 7의 센스앰프 콘트롤러를 설명하기 위한 상세 회로도.
도 10은 도 7을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 내지 3: 제 1 내지 제 3 어드레스 카운터
4 및 57: 센스앰프 콘트롤 회로 5 및 58: 센스앰프 드라이버
11 및 31: 입력버퍼 및 명령 디코더 12 및 32: 로우 어드레스 래치
13 및 33: 컬럼 어드레스 래치 14 및 34: 로우 프리디코더
15 및 35: 컬럼 프리디코더 16 및 36: 내부 어드레스 카운터
17 및 37: 센스앰프 콘트롤러 18 및 38: 로우 디코더
19 및 39: 센스앰프 20 및 40: 메모리 셀 어레이
21 및 44: 컬럼 디코더 22 및 43: 로우 콘트롤 회로
41: 결함 로우 어드레스 저장부 42: 어드레스 비교기
51: 펄스발생부 52: 퓨즈 어레이
53: 디코딩부 54 내지 56: 지연수단
59: 래치
본 발명에 따른 리플래쉬 기능을 갖는 반도체 메모리 소자는 외부 장치로부터 어드레스 및 명령을 입력받아 동작신호를 생성하는 입력 버퍼 및 명령 디코더와, 리플래쉬 결함 로우 어드레스를 저장하는 결함 로우 어드레스 저장부와, 입력 버퍼 및 명령 디코더로부터 생성된 리플래쉬 명령에 따라 어드레스를 발생하는 내부 어드레스 카운터와, 결함 로우 어드레스 저장부로부터 출력되는 어드레스와 내부 어드레스 카운터로부터 출력된 어드레스를 비교하는 어드레스 비교기와, 리플래쉬 명령과 로우 엑티브 명령에 따라 로우 어드레스를 래치하는 로우 어드레스 래치와, 독출/서입 명령에 따라 컬럼 어드레스를 래치하는 컬럼 어드레스 래치와, 로우 어드레스 래치의 출력을 프리디코딩하는 로우 프리디코더와, 컬럼 어드레스 래치의 출력을 프리디코딩하는 컬럼 프리디코더와, 로우 프리디코더의 출력에 따라 메모리 셀 어레이의 워드라인을 선택하는 로우 디코더와, 컬럼 프리디코더의 출력에 따라메모리 셀 어레이의 비트라인을 선택하는 컬럼 디코더와, 비트라인에 접속된 센스앰프와, 어드레스 비교기로부터 출력되는 매칭 신호에 따라 센스앰프의 동작 전원을 제어하는 센스앰프 콘트롤러와, 센스앰프 인에이블 신호를 발생하는 로우 콘트롤 회로를 포함하여 이루어진다.
상기 결함 로우 어드레스 저장부 및 어드레스 비교부는 입력버퍼 및 명령 디코더로부터 생성된 리플래쉬 명령에 따라 소정의 펄스를 발생시키는 펄스 발생부와, 펄스 발생부로부터 발생된 펄스에 따라 동작되는 프리챠지수단과, 프리챠지수단에 의해 프리챠지된 전압 레벨을 유지하기 위해 래치 형태로 접속된 제 1 및 제 2 인버터와, 프리챠지된 전압 레벨을 유지시키기 위한 래치수단과, 결함 어드레스 정보를 저장하기 위해 상기 프리챠지수단 및 래치수단간에 접속된 퓨즈 어레이와, 퓨즈 어레이 및 내부 어드레스 카운터의 출력단자간에 접속된 디코딩부와, 펄스 발생부로부터 발생된 정보를 래치하며 매칭 신호를 출력하는 래치를 포함하여 이루어진다.
상기 센스앰프 콘트롤러는 센스앰프 인에이블 신호 및 어드레스 비교기로부터 출력되는 매칭 신호에 따라 제어신호를 출력하는 센스앰프 콘트롤 회로와, 센스앰프 콘트롤 회로로부터 출력되는 제어신호에 따라 센스앰프로 제 1 또는 제 2 동작 전원을 각각 공급하는 센스앰프 드라이버로 이루어진다.
디램의 리플래쉬 시간 및 소비 전류는 리플래쉬 동작시 비트라인(BL 및 /BL)에 공급되는 전압(VDD), 메모리 셀이 가지는 캐패시턴스(Capacitance) 등 여러 요인에 의해 결정된다. 센스 앰프 드라이버에 공급되는 전원전압(VDD)의 레벨을 감소시켜 리플래쉬 동작시 소비되는 전류를 감소시킬 수는 있지만 전원전압(VDD)을 감소시키면 반대로 리플래쉬 시간에 관한 특성이 저하된다.
정상적인 디램의 리플래쉬 실력치는 공정상의 문제 또는 누설전류에 취약한 일부 메모리 셀에 의해 좌우된다. 그러므로 본 발명은 리플래쉬 시간에 취약한 메모리 셀의 정보를 사전에 저장해 두고, 정상적인 리플래쉬 특성을 갖는 메모리 셀과 취약한 리플래쉬 특성을 갖는 메모리 셀을 구분하여 리플래쉬 동작시 센스 앰프 드라이버에 의해 센스앰프의 전원 전압 레벨이 다르게 공급되도록 한다. 즉, 취약한 메모리 셀에 해당되는 워드라인을 리플래쉬할 때는 상대적으로 높은 센스 앰프 드라이버 전압(VDDL)을 사용하며, 정상적인 메모리 셀에 해당되는 워드라인을 리플래쉬할 때는 상대적으로 낮은 센스 앰프 드라이버 전압(VDDL)을 사용하여 리플래쉬 시간이 길어지지 않으면서 소비 전류가 감소되도록 한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 7은 본 발명에 따른 디램의 리플래쉬 동작을 설명하기 위한 블록도이다.
입력버퍼 및 명령 디코더(31)는 외부장치로부터 어드레스 및 명령을 입력받아 디램의 동작신호를 생성한다. 결함 로우 어드레스 저장부(41)는 상기 입력버퍼 및 명령 디코더(31)로부터 출력되는 리플래쉬(REF) 명령에 따라 리플래쉬 결함이 있는 로우 어드레스 정보를 저장한다. 내부 어드레스 카운터(36)는 리플래쉬(REF) 명령에 따라 어드레스(IAX(0∼i))를 발생시킨다. 어드레스 비교기(42)는 상기 결함 로우 어드레스 저장부(41)로부터 출력되는 어드레스(sAX(O∼i))와 내부 어드레스카운터(36)에서 생성된 어드레스(IAX(0∼i))를 비교한다. 로우 어드레스 래치(32)는 리플래쉬(REF) 명령과 로우 엑티브(ACT) 명령에 따라 로우 어드레스를 래치하고, 컬럼 어드레스 래치(33)는 독출/서입(RD/WT) 명령에 따라 컬럼 어드레스를 래치한다. 로우 프리디코더(34)는 로우 어드레스 래치(32)의 출력(AX(O∼i))을 프리디코딩하고, 컬럼 프리디코더(35)는 컬럼 어드레스 래치(33)의 출력(AY(O∼i))을 프리디코딩한다. 로우 디코더(38)는 상기 로우 프리디코더(34)의 출력에 따라 워드라인을 선택하고, 컬럼 디코더(44)는 상기 컬럼 프리디코더(35)의 출력에 따라 비트라인을 선택한다. 다수의 메모리 셀로 이루어진 메모리 셀 어레이(40)의 비트라인에 연결되는 센스앰프(39)는 센스앰프 콘트롤러(37)에 의해 제어된다. 로우 콘트롤 회로(43)는 상기 입력버퍼 및 명령 디코더(31)로부터 생성된 로우 엑티브(ACT) 명령에 따라 각 센스앰프 콘트롤러(37)로 센스앰프 인에이블 신호(SAEN)를 공급한다.
도 8은 상기 결함 로우 어드레스 저장부(41) 및 어드레스 비교부(42)를 설명하기 위한 상세 회로도로서, 결함 로우 어드레스 저장부(41) 및 어드레스 비교부(42)가 통합된 형태의 예를 도시한다.
펄스 발생부(51)는 상기 입력버퍼 및 명령 디코더(31)로부터 생성된 리플래쉬(REF) 명령에 따라 소정의 펄스(Pulse)를 발생시킨다. 프리챠지수단(P10)은 상기 펄스 발생부(51)로부터 발생된 펄스에 따라 동작되며 P형 MOS 트랜지스터로 이루어진다. 인버터(I10 및 I11)는 상기 프리챠지수단(P10)에 의해 프리챠지된 전원전압(VDD) 레벨을 유지하기 위해 래치 형태로 접속되며, 상기 프리챠지된 전원전압(VDD) 레벨을 유지하도록 전원전압(VDD) 및 상기 인버터(I11)에 래치수단(P11)이 접속된다. 상기 결함 어드레스 정보를 저장하기 위해 상기 프리챠지수단(P10) 및 래치수단(P11)에 퓨즈 어레이(52)가 접속된다. 디코딩부(53)는 상기 퓨즈 어레이(52)에 접속되며 상기 내부 어드레스 카운터(36)로부터 생성된 어드레스(IAX(0∼i))를 디코딩한다. 상기 펄스 발생부(51)로부터 발생된 정보는 RS 래치(59)에 래치되며, 상기 래치(59)로부터 신호(ENLH)가 출력된다.
상기 펄스 발생부(51)는 상기 리플래쉬(REF) 명령을 입력받는 제 1 지연부(54)와, 상기 제 1 지연부(54)의 출력을 지연시키기 위한 제 2 지연부(55)와, 상기 제 1 지연부(54)의 출력 및 인버터(I11)에 의해 반전된 상기 제 1 지연부(54)의 출력을 각각 입력받는 오아 게이트(G10)와, 상기 오아 게이트(G10)의 출력을 지연시키기 위한 제 3 지연부(56)와, 인버터(I12)에 의해 반전된 상기 제 3 지연부(56)의 출력 및 상기 퓨즈 어레이(52)의 출력을 각각 입력받는 앤드 게이트(G11)와, 상기 오아 게이트(G10)의 출력을 반전시키기 위한 인버터(I13)로 이루어진다.
도 9는 상기 센스앰프 콘트롤러(37)의 구성을 설명하기 위한 상세 회로도이다.
센스앰프 콘트롤러(37)는 센스앰프 콘트롤 회로(57)와 센스앰프 드라이버(53)로 이루어진다. 센스앰프 콘트롤 회로(57)는 센스앰프 인에이블 신호(SAEN) 및 인버터(I14)에 의해 반전된 상기 래치(59)의 출력신호(ENLH)를 각각 입력받는 낸드 게이트(G12)와, 상기 낸드 게이트(G12)의 출력단자 및출력단자(SAP1)간에 접속된 인버터(I15)와, 상기 센스앰프 인에이블 신호(SAEN) 및 래치(59)의 출력신호(ENLH)를 각각 입력받는 낸드 게이트(G13)와, 상기 낸드 게이트(G13) 및 출력단자(SAP2)간에 접속된 인버터(I16)와, 상기 센스앰프 인에이블 신호(SAEN) 입력단자 및 출력단자(SAN)간에 직렬 접속된 인버터(I17 및 I18)로 이루어지며, 상기 센스앰프 드라이버(58)는 전원전압(VDD) 및 출력단자(CSP)간에 접속되며 게이트가 상기 센스앰프 콘트롤 회로(57)의 출력단자(SAP1)에 접속된 N형 MOS 트랜지스터(N10)와, 전원전압(VDD) 및 출력단자(CSP)간에 접속되며 게이트가 상기 센스앰프 콘트롤 회로(57)의 출력단자(SAP2)에 접속된 N형 MOS 트랜지스터(N11)와, 출력단자(CSN) 및 접지간에 접속되며 게이트가 상기 센스앰프 콘트롤 회로(57)의 출력단자(SAN)에 접속된 N형 MOS 트랜지스터(N12)로 구성된다. 상기 센스앰프 드라이버(58)의 출력단자(CSP 및 CSN)는 상기 센스앰프(40)의 전원전압(VDD) 공급단자 및 접지전압 공급단자에 각각 접속된다.
상기와 같이 구성된 센스앰프 콘트롤러(37)는 상기 어드레스 비교기(42)의 출력신호(ENLH)와 로우 콘트롤 회로(43)로부터 출력된 센스앰프 인에이블 신호(SAEN)를 조합하여 제어신호(SAP1, SAP2, SAN)를 만들고, 상기 제어신호(SAP1, SAP2, SAN)에 따라 각기 다른 레벨의 전원전압(VDDL 및 VDDH)을 센스앰프(40)의 전원전압 공급단자로 공급한다.
그러면, 도 10을 참조하여 본 발명에 따른 리플래쉬 회로의 동작을 설명하면 다음과 같다.
내부 어드레스 카운터(36)는 리플래쉬(REF) 명령의 하강점에서 내부 로우 어드레스(IAX(0∼i))를 발생시키며, 로우 어드레스 래치(32)는 리플래쉬(REF) 명령의 상승점에서 내부 어드레스 카운터(36)에서 생성된 내부 어드레스를 래치하여 어드레스(IAX(O∼i))를 발생시킨다.
사전 테스트를 거쳐 얻어진 리플래쉬 결함 로우 어드레스(sAX)가 상기 어드레스 비교기(42)의 퓨즈 어레이(52)에 기록된 상태에서, 상기 어드레스 비교기(42)는 기록된 리플래쉬 결함 로우 어드레스(sAX)와 내부 어드레스 카운터(36)로부터 입력되는 내부 어드레스(IAX)를 서로 비교하고, 두 어드레스가 동일한 경우 하이 상태의 매칭(Matching) 신호(ENLH)를 발생한다.
로우 프리디코더(34)는 상기 로우 어드레스 래치(32)로부터 어드레스(AX(O∼i))를 입력받아 블록 로우 어드레스와 프리디코딩된 어드레스를 생성하고, 로우 디코더(38)는 상기 프리디코딩된 어드레스와 블록 로우 어드레스에 따라 특정 워드라인을 활성화시킨다.
로우 디코더(38)의 출력에 의해 선택된 워드라인이 존재하는 메모리 셀 어레이(39)의 센스앰프(40)가 동작하여 선택된 워드라인과 연결된 메모리 셀의 정보가 일정시간동안 비트라인에 실리고, 로우 콘트롤 회로(43)의 출력인 센스앰프 인에이블 신호(SAEN)가 하이 상태가 되면 센스 앰프 콘트롤 회로(57)의 출력신호(SAP1 또는 SAP2와 SAN)가 하이 상태가 되고, 이에 따라 센스앰프 드라이버(58)가 인에이블되어 두 가지의 다른 레벨을 갖는 전압(VDDL 및 VDDH) 중 하나의 전압이 출력단자(SCP)를 통해 센스앰프(39)로 공급되어 선택된 비트라인에 대한 센싱이 시작된다. 이와 같은 과정에 의해 선택된 워드라인에 접속된 메모리 셀의 정보가 리플래쉬된다.
도 10에 도시된 첫번째 리플래쉬(REF) 명령(REF1) 구간은 상기 퓨즈 에레이(52)에 저장된 리플래쉬 결함 로우 어드레스(sAX)와 내부 어드레스 카운터(36)로부터 생성된 내부 어드레스(IAX)가 서로 일치되지 않는 구간으로, 상기 매칭 신호(ENLH)가 로우 상태로 출력되어 센스앰프 인에이블 신호(SAEN)가 하이 상태가 되면 센스앰프 콘트롤 회로(57)로부터 하이 상태의 신호(SAP1 및 SAN)와 로우 상태의 신호(SAP2)가 출력되어 센스앰프 드라이버(58)의 출력단자(CSP)에는 VDD/2 레벨을 기준으로 낮은 전압(VDDL) 즉, 전압(VDDH)보다 낮은 레벨의 전압이 출력된다.
반면, 두번째 리플래쉬(REF) 명령(REF2) 구간은 상기 퓨즈 에레이(52)에 저장된 리플래쉬 결함 로우 어드레스(sAX)와 내부 어드레스 카운터(36)로부터 생성된 내부 어드레스(IAX)가 서로 일치되는 구간으로, 매칭 신호(ENLH)가 하이 상태로 출력되어 센스앰프 인에이블 신호(SAEN)가 하이 상태가 되면 상기 명령(REF1) 구간에서와는 반대로 센스앰프 콘트롤 회로(57)의 출력(SAP2 및 SAN)은 하이 상태가 되고, 출력(SAP1)은 로우 상태가 되어 센스앰프 드라이버(58)의 출력단자(CSP)에는 VDD/2 레벨을 기준으로 높은 전압(VDDH) 즉, 전압(VDDL)보다 높은 레벨의 전압이 출력된다.
즉, 리플래쉬 특성이 취약한 메모리 셀의 워드라인을 리플래쉬하는 경우에는 상대적으로 높은 레벨을 갖는 전압(VDDH)을 센스앰프(40)로 공급하고, 리플래쉬 특성이 양호한 메모리 셀에 접속된 워드라인을 리플래쉬하는 경우에는 상기전압(VDDH)보다 상대적으로 낮은 전압(VDDL)을 센스앰프(40)에 공급한다.
그러므로 센스앰프 드라이버(58)의 공급전원의 레벨이 감소됨에 따라 리플래쉬 특성이 취약한 메모리 셀의 워드라인을 리플래쉬하는 경우 특성 열화로 인한 전력의 소모가 감소된다.
상술한 바와 같이 본 발명은 리플래쉬 특성이 취약한 메모리 셀의 워드라인을 리플래쉬하는 경우에는 상대적으로 높은 레벨을 갖는 전압을 센스앰프로 공급하고, 리플래쉬 특성이 양호한 메모리 셀에 접속된 워드라인을 리플래쉬하는 경우에는 상기 전압보다 상대적으로 낮은 전압을 센스앰프에 공급한다. 그러므로 리플래쉬 동작시 센스앰프에 공급되는 전압의 레벨을 감소시켜 소비 전력이 감소되도록 한다. 또한, 리플래쉬 불량인 제품을 리페어(Repair)할 경우 리던던시 영역(Redundancy area)과 본 발명을 이용한 대치를 모두 이용하여 구제가능하므로 수율 증대를 이룰 수 있다.

Claims (5)

  1. 외부 장치로부터 입력되는 어드레스 및 명령에 따라 다수의 동작신호를 생성하는 입력 버퍼 및 명령 디코더;
    리플래쉬 결함 로우 어드레스를 저장하는 결함 로우 어드레스 저장부;
    상기 동작신호들 중 리플래쉬 명령에 따라 내부 어드레스를 발생하는 내부 어드레스 카운터;
    상기 결함 로우 어드레스 저장부로부터 출력되는 리플래쉬 결함 로우 어드레스와, 상기 내부 어드레스 카운터로부터 출력되는 내부 어드레스를 비교하는 어드레스 비교기;
    상기 동작신호들 중 로우 엑티브 명령과 상기 리플래쉬 명령에 따라 로우 어드레스를 래치하는 로우 어드레스 래치;
    상기 동작신호들 중 독출/서입 명령에 따라 컬럼 어드레스를 래치하는 컬럼 어드레스 래치;
    상기 로우 어드레스 래치의 출력을 프리디코딩하는 로우 프리디코더;
    상기 컬럼 어드레스 래치의 출력을 프리디코딩하는 컬럼 프리디코더;
    상기 로우 프리디코더의 출력에 따라 메모리 셀 어레이의 워드라인을 선택하는 로우 디코더;
    상기 컬럼 프리디코더의 출력에 따라 메모리 셀 어레이의 비트라인을 선택하는 컬럼 디코더;
    상기 비트라인에 접속된 센스앰프;
    상기 로우 엑티브 명령에 따라 상기 센스앰프를 인에이블시키는 센스앰프 인에이블 신호를 발생하는 로우 콘트롤 회로; 및
    상기 센스앰프 인에이블 신호 및 상기 어드레스 비교기로부터 출력되는 매칭 신호에 따라 서로 다른 전압 레벨을 갖는 제1 또는 제2 동작전원을 상기 센스앰프로 공급하기 위하여 제어신호를 생성하기 위한 센스앰프 콘트롤러를 포함하는 리플래쉬 기능을 갖는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 결함 로우 어드레스 저장부 및 어드레스 비교부가,
    상기 리플래쉬 명령에 따라 소정의 펄스를 발생시키는 펄스 발생부;
    상기 펄스 발생부로부터 발생된 펄스에 따라 동작되는 프리챠지수단;
    상기 프리챠지수단에 의해 프리챠지된 전압 레벨을 유지하기 위해 래치 형태로 접속된 제 1 및 제 2 인버터;
    상기 프리챠지된 전압 레벨을 유지시키기 위한 래치수단;
    상기 결함 어드레스 정보를 저장하기 위해 상기 프리챠지수단 및 래치수단간에 접속된 퓨즈 어레이;
    상기 퓨즈 어레이 및 상기 내부 어드레스 카운터의 출력단자간에 접속된 디코딩부; 및
    상기 펄스 발생부로부터 발생된 정보를 래치하며, 매칭 신호를 출력하는 래치를 포함하는 리플래쉬 기능을 갖는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 퓨즈 어레이에 저장된 상기 결함 로우 어드레스가 사전 테스트를 통해 미리 저장된 리플래쉬 기능을 갖는 반도체 메모리 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 동작 전원이 상기 제 2 동작 전원보다 높은 리플래쉬 기능을 갖는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396894B1 (ko) * 2001-06-27 2003-09-02 삼성전자주식회사 버스 효율을 향상시키는 메모리 시스템 및 반도체 메모리장치와 상기 반도체 메모리 장치의 리프레쉬 방법
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH0644773A (ja) * 1992-07-27 1994-02-18 Nec Corp ダイナミック型半導体メモリ
JPH07141864A (ja) * 1993-06-30 1995-06-02 Toshiba Corp ダイナミック型半導体記憶装置
JPH1139861A (ja) * 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置
KR20000027436A (ko) * 1998-10-28 2000-05-15 김영환 반도체 메모리의 리프레쉬 제어회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH0644773A (ja) * 1992-07-27 1994-02-18 Nec Corp ダイナミック型半導体メモリ
JPH07141864A (ja) * 1993-06-30 1995-06-02 Toshiba Corp ダイナミック型半導体記憶装置
JPH1139861A (ja) * 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置
KR20000027436A (ko) * 1998-10-28 2000-05-15 김영환 반도체 메모리의 리프레쉬 제어회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153294B2 (en) 2012-09-24 2015-10-06 Samsung Electronics Co., Ltd. Semiconductor memory device having adjustable refresh period, memory system comprising same, and method of operating same

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