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KR100440410B1 - 다중레벨도전체워드라인스트래핑방식 - Google Patents

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KR100440410B1
KR100440410B1 KR1019970028328A KR19970028328A KR100440410B1 KR 100440410 B1 KR100440410 B1 KR 100440410B1 KR 1019970028328 A KR1019970028328 A KR 1019970028328A KR 19970028328 A KR19970028328 A KR 19970028328A KR 100440410 B1 KR100440410 B1 KR 100440410B1
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KR
South Korea
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row
memory cells
conductive
conductor
interconnecting
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KR1019970028328A
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Inventor
휴우 피. 맥아담스
윌리엄 알. 맥키
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

반도체 메모리 소자는 기억 셀 어레이를 포함하고, 각각의 셀은 게이트 전극이 있는 전송 트랜지스터를 가진다. 별개의 워드라인(32)은 기억 셀들의 각 행의 게이트 전극들을 상호 접속시킨다. 제1 도전층은 스트라이프(38)를 포함하고, 각각의 스트라이프는 기억 셀들의 별개의 행 위에 있으며 기억 셀들의 별개의 홀수 번호 행의 기억 셀들의 게이트 전극들과 워드라인에 접속된다. 절연체는 제1 도전층의 스트라이프를 둘러싼다. 절연체에 의해 제1 도전체의 스트라이프로부터 분리된 제2 도전층은 스트라이프(39)를 포함하는데, 제2 도전층의 각각의 스트라이프는 기억 셀들의 별개의 짝수 번호 행 위에 놓이며 기억 셀들의 별개의 짝수 번호의 게이트 전극들과 워드라인에 접속된다. 이러한 배치는 고 밀도 메모리에서 워드라인에 의해 유발되는 기생 지연을 감소시키며, 도전층의 임의의 한 레벨의 스트라이프들간의 최소 피치를 증가시킨다.

Description

다중 레벨 도전체 워드라인 스트래핑 방식{TEXAS INSTRUMENTS INCORPORATED}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 워드라인 배치에 관한 것이다.
반도체 메모리 소자는 워드라인 동작과 관련된 기생 지연을 감소시키기 위해 다결정 실리콘 워드라인과 병행하여 금속 라인을 사용한다. 주기적으로 메모리 어레이를 가로질러, 금속 라인 및 관련된 다결정 실리콘 워드라인간에는 접촉이 만들어진다. 금속 라인은 다결정 실리콘보다 훨씬 낮은 저항을 가지기 때문에, 워드라인을 하이 논리 레벨과 로우 논리 레벨 사이에서 스위칭하기 위한 시상수(time constant)는 감소된다. 따라서, 데이타 판독과 기록 동작이 더 빠른 속도로 수행될 수 있다.
메모리 소자의 밀도는 시간이 지날수록 계속해서 증가하기 때문에, 주변 회로의 크기 감소보다 더 빨리 셀에 대한 레이아웃의 크기를 감소시키는 경향이 이루어지고 있다. 다이내믹 랜덤 액세스 메모리(DRAM)에서, 셀 구조는 실리콘 기판 표면 상부에 제조되고 있다. 이러한 상승된(raised) 셀 구조는 소자의 주변 회로들보다 더 높은 기판 표면 위에 어레이가 있게 만든다. 이와 같은 높이 차이는 포토리소그라피 장비에 의해 필요한 포커스의 깊이(DOF)를 증가시키며, 이는 어레이 모양 및 간격이 감소되어야 할 요건을 만족시킬 것이다.
제조 과정에서, 입자의 크기와 밀도는 소자 오동작의 주요 요인이다. 입자의 크기와 개수를 감소시키는 능력은 소자에 포함된 라인들간의 피치(pitch)에서의 감소 속도보다 상당히 뒤떨어져 있다.
메모리 어레이를 설계하는 중에 발생하는 문제는, 종래에는 결함을 발생시키지 않았던 크기의 입자들이 병렬 경로를 따라 뻗은 인접한 금속 라인들간의 단락과 같은 결함을 실제로 유발하는 환경이 라인들간의 감소된 피치에 의해 생성된다는 것이다.
앞에서의 문제점들은, 게이트 전극이 있는 전송 트랜지스터(transfer transistor)를 각각 갖는 기억 셀들의 어레이를 포함하는 반도체 메모리 소자에 의해 해결된다. 별개의 워드라인이 기억 셀들의 각각의 행에 대해 모든 전송 트랜지스터들의 게이트 전극을 상호 접속한다. 제1 도전층은 스트라이프(stripe)를 포함하는데, 이들 각각의 스트라이프는 기억 셀들의 별개의 행 위에 놓이며 기억 셀들 중 별개의 홀수 번호 행의 기억 셀들의 게이트 전극들과 워드라인에 접속된다. 절연층은 제1 도전층의 스트라이프 위에 놓인다. 절연층 위의 제2 도전층은 스트라이프를 포함하고, 제2 도전층의 각각의 스트라이프는 기억 셀들 중 별개의 짝수 행 위에 놓이며 기억 셀들 중 별개의 짝수 번호 행의 게이트 전극들과 워드라인에 접속된다.
이러한 배치는 이롭게도 고밀도 메모리에서 워드라인에 의해 유발되는 기생지연을 감소시키며 도전층의 임의의 한 레벨에서의 스트라이프간의 최소 피치를 증가시킨다.
앞에서 언급한 발명은 첨부된 도면과 관련된 이후의 상세한 설명을 읽음으로써 보다 잘 이해할 수 있을 것이다.
도 1은 집적 회로 랜덤 액세스 메모리 소자에서 사용되는 워드라인의 다중-도체-레벨 레이아웃의 부분 평면도이다.
도 2는 도 1의 집적 회로 랜덤 액세스 메모리 소자의 평면도의 섹션 2-2를 따라 취해진 단면도이다.
도 3은 도 1의 섹션 3-3을 따라 취해진 짝수 번호 행에 대한 단면도이다.
도 4는 도 1의 평면도의 섹션 4-4를 따라 취해진 홀수 번호 행에 대한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
21, 22 : 예시적 어레이
23 : 기억 셀
25 : 어레이의 행
30 : 어레이의 열
32 : 워드라인
35 : 제1 도전체-레벨 행 라인 사각형 패드
37 : 제2 도전층의 도전성 패드
38 : 제2 도전체-레벨 연장된 행 라인
39 : 제3 도전체-레벨 연장된 행 라인
41 : 도전체 접속부
43 : 도전체로 채워진 비아
도 1을 참조하면, 집적 회로 랜덤 액세스 메모리 소자 내의 기억 셀들의 행을 액세스하기 위한 다중-레벨 워드라인의 레이아웃에 대한 부분 평면도가 도시되어 있다. 메모리 소자의 기억 셀들은 어드레서블(addressable) 워드라인과 비트라인들을 갖는 반복적인 어레이로 레이아웃되어 있기 때문에, 본 명세서에서는, 단지 이 레이아웃의 대표적인 작은 부분만이 정보 공개를 위해 도시되어 있다. 예로서 든 이러한 배치의 이점을 갖는 메모리 소자를 설계하기 위해 나머지 부분들은 용이하게 복제될 수 있다.
도 1에서, 기억 셀(23)의 2개의 예시적 어레이(21 및 22)가 통상의 행과 열로 레이아웃되어 있다. 각 예시적 어레이 내의 각각의 행(25)은 도면의 면적을 줄이기 위해 생략된 많은 유사한 기억 셀들을 나타내는 도트 스트링에 의해 분리된 2개의 기억 셀로 제한되어 있다. 기억 셀의 어레이는 도 1에 도시된 셀을 복제함으로써 확장될 수 있다. 기억 셀(23)들 중 단지 2개의 부분 열(30)만이 각각의 어레이에 있는 굵은 점선 내에 도시되어 있다. 이들 부분 열(30)은 회로 설계자들이 바라는 바와 같이 각각의 열 내에 많은 추가 기억 셀들을 포함하도록 연장될 수 있다. 기억 셀(23)은 실리콘 기판 내 또는 실리콘 기판의 상부 면 상에 형성된다. 이들 기억 셀들은, 예를 들어, 다이내믹 메모리 기억 셀로서 배치된 커패시터 및 MOS 전송 트랜지스터를 포함한다. 각각의 다중-레벨 행 라인은 어레이의 별개의 행에 있는 각각의 MOS 전송 트랜지스터의 게이트 전극에 접속된다.
레이아웃 도는 가는 점선 내에 다결정 실리콘 워드라인(32)의 그룹을 포함한다. 제1 도전체-레벨 행 라인 사각형 패드(35) 그룹이 일점 쇄선 내에 도시되어 있다. 제2 도전체-레벨 행 라인 사각형 패드(37) 그룹이 점선 내에 도시되어 있다. 제2 도전체-레벨 연장된 행 라인(38) 그룹이 2점 쇄선 내에 도시되어 있다. 또한, 제3 도전체-레벨 연장된 행 라인(39)은 실선으로 도시되어 있다. 도전체 접속부(41)를 통해 다결정 실리콘 워드라인과 제1 도전체-레벨 행 라인 사각형 패드(35) 그룹간에 접속이 이루어져 있다. 도전체로 채워진 비아(43)는 제1 및 제2 도전체-레벨과 제2 및 제3 도전체-레벨간의 접속을 이룬다.
도 1에 도시된 예시적 어레이에 있어서, 각각의 셀에 대해, 전송 트랜지스터 채널 영역이 실리콘 기판의 상부 표면에 형성된다. 각각의 전송 트랜지스터에 대해, 얇은 게이트 절연체가 실리콘 기판의 상부 표면과 전송 트랜지스터의 채널 영역위에 형성된다. 또한, 전송 트랜지스터들의 소오스 및 드레인 전극들은 실리콘 기판의 표면과 전송 트랜지스터의 채널 영역의 인접한 반대편에도 형성된다. 각각의 셀에 대한 전송 트랜지스터와 관련하여 별개의 기억 커패시터(도시되지 않음)는 통상적으로 개개의 셀 영역 내의 실리콘 기판 표면 위에 대부분 형성된다.
기억 셀 행의 게이트 절연체 위에, 다결정 실리콘의 스트라이프가 기억셀(23) 어레이에서의 행의 게이트 절연체와 접촉하여 게이트 절연체로서 형성된다. 이 다결정 실리콘의 스트라이프는 몇몇 전송 트랜지스터에 대한 게이트 전극을 형성하며, 행을 식별하는 행 어드레스 신호에 응답하여 행의 기억 셀을 선택하기 위해 사용되는 워드라인(32)이라고 일반적으로 불린다. 행 어드레스 신호는 본 기술분야의 당업자들에게 잘 알려진 바와 같이, 외부 어드레스와 제어 신호에 응답하는 선택된 행 디코더(도시되지 않음)에 의해 바람직하게 생성된다.
절연층은 워드라인의 스트라이프 위에 놓인다. 그 후, 금속이나 다른 높은 도전성을 갖는 재료일 수 있는 도전성 행 라인 사각형 패드(35)의 제1 층이 절연층 위에 형성되고, 일반적으로 다결정 실리콘 워드라인과 동일한 방향으로 연장된다. 절연층에 형성되는 개구를 통해 도전성 접촉(contact)은 제1 도전층의 각각의 도전성 행 라인 사각형 패드(35)와 다결정 실리콘 워드라인(32)을 상호 접속한다.
제2 절연층이 제1 도전층의 도전성 행 라인 사각형 패드(35) 사이 및 위에 형성된다. 금속이나 다른 높은 도전성을 갖는 재료일 수 있는 도전성 사각형 패드(37)의 제2 층은 짝수 번호 행에서 제2 절연층 위에 형성된다. 일반적으로 이들 패드는 다결정 실리콘 워드라인과 동일한 방향으로 연장된다. 제2 도전체-레벨의 연장된 행 라인(38)은 제2 도전체-레벨의 패드와 동시에 홀수 번호 행에 형성된다. 도전성 비아(43)는 제2 도전층의 연장된 행 라인(38) 및 각각의 도전성 패드(37)를 제1 도전층의 각각의 패드와 상호 접속시킨다. 또한, 도전성 비아는 도전성 패드(37)를 제3 도전체-레벨의 연장된 행 라인(39)에 접속한다.
도 1에서 하나의 수평 섹션 라인 2-2가 도시되어 있다는 것에 주목해야 한다. 도 2는 도 1의 평면도에 도시된 부분적인 랜덤 액세스 메모리 소자의 단면도이다. 도 1에서 추가적으로, 2개의 수직 섹션 라인 3-3과 4-4가 있다. 도 2 내지 도 4를 참조함으로써 메모리 소자 내의 여러 가지 재료로 된 층들의 공간적인 관계를 보다 잘 이해할 수 있다.
도 2를 지금 참조하면, 평면도인 도 1의 섹션 2-2에서의 메모리 소자에 대한 단면도가 도시되어 있다. 도 2에서, 예시적인 실리콘 반도체 기판(70)은 몇몇 확산 영역(71-77)을 포함한다. 이들 확산 영역의 각각은 복수의 전송 MOS 트랜지스터들 중 하나의 소오스/드레인 전극이다. 비트라인 접속(81, 82, 및 83)은 소오스/드레인 전극이나 확산 영역(71, 74, 및 77)과 접속된다. 셀 기억 커패시터(도시되지 않음)의 단자(86, 87, 88, 및 89)는 소오스/드레인 전극 또는 확산 영역(72, 73, 75 및 76)에 각각 접속된다.
얇은 절연 재료 층이나 실리콘 이산화물, 실리콘 질화물 등과 같은 재료들로부터 선택된 절연 재료층은 실리콘 기판 표면 상부 및 확산된 영역(71-72, 73-74, 74-75, 및 76-77)들 사이에 놓인다. 이러한 얇은 절연 재료 층은 MOS 전송 트랜지스터에 대해 게이트 절연체(91, 92, 93, 및 94)를 형성한다.
워드라인(96, 97, 98, 및 99)은, 예를 들어, 도 2의 단면의 표면에 수직한 길이 방향을 갖는 다결정 실리콘 스트라이프일 수 있는 도전성 재료로 이루어진다. 워드 라인(96, 97, 98, 및 99)은 MOS 트랜지스터들의 게이트 절연체(91, 92, 93, 및 94)들 위에 각각 놓인다. MOS 전송 트랜지스터들에서, 워드라인들은 기억 셀 행의 트랜지스터들에 대한 게이트 전극을 형성한다.
두꺼운 절연 재료 층이나 절연 재료 층들은 실리콘 기판의 표면 상부 및 확산된 영역(72-73 및 75-76) 사이에 놓인다. MOS 전송 트랜지스터가 위치한 단면에서, 이 절연 재료 층은 보다 얇으며 이들 트랜지스터들에 대한 게이트 절연체가 된다. 워드라인(106, 107, 108, 및 109)은 도 2의 단면 표면에 수직한 길이 방향을 갖는 도전성 재료 스트라이프로 이루어진다. 또한, 이들 워드라인(106, 107, 108, 및 109)은 기억 셀 행의 MOS 전송 트랜지스터에 대한 게이트 전극을 형성한다.
절연 재료 층 또는 절연체(100)는 워드라인을 피복하고 접속부(81, 82, 83, 86, 87, 88 및 89)를 둘러싼다. 두꺼운 절연 재료 층은 워드라인 상부 및 접속부 주변에 놓인다.
도 2의 단면에는 나타나 있지 않지만, 소자에는 도전성 재료의 제1 층이 있다. 이 도전성 재료의 제1층은 이후에 더 상세히 기술될 것이다. 이 층은 절연체(100)에 의해 워드라인 및 도전성 재료의 제2 및 제3 층으로부터 분리된다.
도전성 재료의 제2 층은 홀수 행과 관련되고, 도 2의 단면의 표면에 수직한 길이 방향을 갖는 스트라이프(101, 102, 103, 및 104) 내에 놓인다. 이들 도전성 스트라이프(101, 102, 103, 및 104)는 도 1의 평면도에 레이아웃된 제2 도전층을 형성한다. 절연 재료는 제2 도전층의 스트라이프들간의 공간을 메운다. 제2 도전성 재료는 알루미늄과 같은 금속 재료 층일 수 있다. 절연 재료는 도전성 재료의 제2 층을 피복한다.
도전성 재료의 제3 층은 짝수 행과 관련되고, 도 2의 단면 표면에 수직한 길이 방향을 갖는 스트라이프(111, 112, 113, 및 114) 내에 놓인다. 이 제3 도전층은제2 도전층을 피복하는 절연체 위에 놓인다.
제2 층의 스트라이프들 사이 및 도전성 재료의 제3 층의 스트라이프들 사이의 공간은 도전성 재료의 각각의 스트라이프들의 폭과 같거나 이를 초과한다. 재료(subject) 메모리 소자의 전체 폭에는 제한이 주어지므로, 도전성 스트라이프들간의 이들 공간은 모든 도전성 스트라이프들이 하나의 도전층에 위치할 때 필요한 공간보다 더 클 것이다. 따라서, 도전층 스트라이프들의 공간에 더해지는 여분의 피치나 폭은 불완전한 제조에 의해 유발되는 동일한 층 내의 결함이 소자에서 더 적게 발생하게 만든다.
도 3을 참조하면, 도 1의 짝수 행의 단면 3-3이 도시되어 있다. 다결정 실리콘의 워드라인 스트라이프(106)는 절연체(100)에 의해 실리콘 기판(70)으로부터 분리되어 있는 것으로 도시된다. 도전성 패드(121)는 커넥터(124)에 의해 워드라인 스트라이프(106)에 접속된다. 도전성 패드(121 및 122)는 비아(123)를 통해 상호 접속된다. 도전성 스트라이프(101)는 비아(125)를 통해 도전성 패드(122)와 접속된다. 따라서, 워드라인 스트라이프(106)는 도전성 재료에 의해 도전층들 중 제3 층의 도전성 스트라이프(101)에 접속된다. 도전성 스트라이프(101)는 워드라인 스트라이프(106)의 방향에 평행하며 워드라인 자체보다 더 낮은 저항을 제공한다는 이점이 있다. 또 다른 이점은 도전층들 중 제3 층의 도전성 스트라이프들은 서로간에 실질적으로 분리되어, 크리플링(crippling) 제조 결함 문제들을 피할 수 있다는 것이다.
도 4를 참조하면, 도 1의 단면 4-4가 도시되어 있다. 다결정 실리콘의 워드라인 스트라이프(96)는 절연체(100)에 의해 실리콘 기판(70)으로부터 분리되어 있는 것으로 도시되어 있다. 도전성 패드(127)는 커넥터(126)에 의해 워드라인 스트라이프(96)에 접속된다. 도전성 스트라이프(111)는 비아(130)를 통해 도전성 패드(127)에 접속된다. 따라서, 워드라인 스트라이프(96)는 도전성 재료에 의해 도전층들 중 제2층의 도전성 스트라이프(111)에 접속된다. 유익하게도, 도전성 스트라이프(111)는 워드라인 스트라이프(96)의 방향에 평행하고, 감소된 저항을 제공한다. 도전층들 중 제2 층의 도전성 스트라이프들은 서로간에 실질적으로 분리되어 제조 과정 중에 크리플링 결함을 포함하는 것을 피할 수 있다.
본 발명의 실시예들이 바람직한 실시예를 참조하여 상세히 기술되었지만, 앞의 설명들은 단지 예를 위한 것이지 제한적 의미로서 해석되어서는 안된다. 예를 들어, 본 발명의 다중 레벨 스트래핑 방식은 마스터 워드라인과 어드레스 신호가 메모리 셀 행의 일부를 선택적으로 활성화시키기 위해 개별적인 선택 회로들을 인에이블링하는 세그먼트화된 워드라인 설계에도 역시 잘 적용될 수 있다. 또한, 본 발명의 다중 레벨 스트래핑 방식은 개선된 신뢰성과 레이아웃 효율이 필요한 비트라인이나 다른 상호 접속에도 잘 적용될 수 있다.
이상으로 메모리 소자의 실시예에 대해 기술하였다. 이와 같은 실시예와 이러한 견지로부터 명백하게 이루어지는 다른 실시예들은 첨부된 청구범위에 속하는 것으로 간주되어야 한다.

Claims (15)

  1. 반도체 메모리 소자에 있어서,
    행들과 열들로 배열된 기억 셀들의 어레이 - 상기 기억 셀 각각은 게이트 전극을 갖는 전송 트랜지스터를 포함하고, 상기 각 행의 기억 셀들은 상기 행의 상기 게이트 전극들을 상호 접속시키는 워드라인을 가짐 - ;
    상기 워드라인 도전체 및 상기 게이트 전극들 위에 놓여지는 제1 절연층;
    복수의 제1 도전성 스트라이프들을 포함하는 제1 도전층 - 상기 제1 도전층의 각 도전성 스트라이프는, 상기 기억 셀들의 별개의 관련 홀수 번호 행과 상기 제 1 절연층 위에 놓여지고 상기 관련 홀수 번호 행의 상기 게이트 전극들을 상호 접속시키는 상기 워드라인에 접속됨 - ;
    상기 제1 도전층의 상기 스트라이프들을 피복하는 제2 절연체; 및
    상기 제2 절연체에 의해 상기 제1 도전층의 상기 스트라이프로부터 분리된 제2 도전층 - 상기 제2 도전층은 복수의 제2 도전성 스트라이프들을 포함하고, 각각의 상기 복수의 제2 도전성 스트라이프는 상기 기억 셀들의 별개의 관련 짝수 번호 행 위에 놓여지고 상기 관련 짝수 번호 행의 게이트 전극들을 상호 접속시키는 상기 워드라인에 접속됨 - ;
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 각각의 워드라인은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 도전층의 상기 도전성 스트라이프를 상기 관련 홀수 번호 행의 상기 워드라인에 상호 접속시키는 제1 도전성 경로를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제2 도전층의 상기 도전성 스트라이프를 상기 관련 짝수 번호 행의 상기 워드라인에 상호 접속시키는 제2 도전성 경로를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 도전층의 상기 도전성 스트라이프들의 피치는 상기 워드라인들의 피치의 거의 2배이며, 상기 제2 도전층의 상기 도전성 스트라이프들의 피치는 상기 워드라인들의 피치의 거의 2배인 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체 메모리 소자에 있어서,
    각각이 전극을 갖는 트랜지스터를 포함하는 제1 행의 메모리 셀들;
    상기 제1 행의 메모리 셀들의 상기 전극들을 상호 접속시키는 제1 도전체;
    각각이 전극을 갖는 트랜지스터를 포함하며, 상기 제1 행의 메모리 셀들에 인접한 제2 행의 메모리 셀들; 및
    상기 제1 도전체 위로 이격되어 있고, 상기 제2 행의 메모리 셀들의 상기 전극들을 상호 접속시키는 제2도전체
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제2 도전체는 상기 제1 도전체와는 다른 재료를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 전극들은 게이트 전극들인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    절연층 내의 개구를 통해 상기 제1 도전체에 접속되고, 상기 제1 행의 메모리 셀들의 상기 게이트 전극들을 상호 접속시키는 제1 워드라인; 및
    상기 절연층 내의 또 다른 개구를 통해 상기 제2 도전체에 접속되고, 상기 제2 행의 메모리 셀들의 상기 게이트 전극들을 상호 접속시키는 제2 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 및 상기 제2 워드라인들 각각은 다결정 실리콘을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 및 상기 제2 워드라인들 각각은 다결정 실리콘의 세그먼트들을 포함하고, 각각의 세그먼트가 상기 각각의 도전체에 각기 접속되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제6항에 있어서,
    상기 전극들은 상기 트랜지스터의 소오스 또는 드레인 전극들인 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    절연층 내의 개구를 통해 상기 제1 도전체에 접속되고, 상기 제1 행의 메모리 셀들의 상기 전극들을 상호 접속시키는 제1 비트라인; 및
    상기 절연층 내의 또 다른 개구를 통해 상기 제2 도전체에 접속되고, 상기 제2 행의 메모리 셀들의 상기 전극들을 상호 접속시키는 제2 비트라인
    을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제6항에 있어서,
    각각이, 별개의 선택 회로에 의해 상기 제1 도전체에 결합되고 상기 제1 행의 메모리 셀들의 복수의 트랜지스터 전극들을 상호 접속시키는 복수의 제1 워드라인 세그먼트들; 및
    각각이, 별개의 선택 회로에 의해 상기 제2 도전체에 결합되고 상기 제2 행의 메모리 셀들의 복수의 트랜지스터 전극들을 상호 접속시키는 복수의 제2 워드라인 세그먼트들
    을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 선택 회로 각각은 어드레스 신호 및 상기 각각의 도전체에 인가되는 또다른 신호에 응답하여 상기 각각의 워드라인 세그먼트를 선택적으로 활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
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