KR100436805B1

KR100436805B1 - 프로그래머블 메모리 ｂｉｓｔ 결합 마이크로코드 및 유한상태 머신 자체 테스트

Info

Publication number: KR100436805B1
Application number: KR10-2001-0041816A
Authority: KR
Inventors: 아담스알.딘; 엑켄로드토마스제이.; 그레거스티븐엘.; 자리네흐캄란
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-07-26
Filing date: 2001-07-12
Publication date: 2004-06-23
Anticipated expiration: 2021-07-12
Also published as: JP2002140900A; US6651201B1; JP3640350B2; KR20020009413A; TW588370B

Abstract

본 발명은 일반적으로 메모리 구조의 테스팅에 관한 것으로서, 특히 초대규모 집적 회로(VLSI)에 포함된 메모리 구조의 테스팅에 관한 것이다. 동일 칩상에 메모리 구조를 가진 하드웨어로 제공되는 자체 테스트 절차 동안에 메모리 구조에 인가되는 신호의 생성을 제어하는 잠재적으로 긴 시퀀스의 신호를 실시간으로 생성하기 위해 유한 상태 머신(FSM)이 사용된다. FSM 기반 명령 발생기는 대응하는 마이크로코드 명령 수의 기억 장치가 필요로 하는 것 보다 훨씬 작은 면적을 필요로 하며 BIST(built-in self-test) 제어기로 하여금 새로운 메모리 설계를 수용하는 BIST 장치의 설계 비용을 삭감하거나 제거하는 BIST 장치의 하드웨어 설계의 재사용을 가능하게 하는 모듈형 구조를 갖게 한다. 유한 상태 머신이 원하는 상태의 시퀀스를 진행할 때 유한 상태 머신 동작의 순차적인 특성은 특히 고속 데이터 전송 회로로의 엑세스가 수용될 수 없는 신호의 포획을 제어하는 데 특히 적합하다.

Description

프로그래머블 메모리 ＢＩＳＴ 결합 마이크로코드 및 유한 상태 머신 자체 테스트{PROMGRAMMABLE MEMORY BUILT-IN SELF-TEST COMBINING MICROCODE AND FINITE STATE MACHINE SELF-TEST}

본 발명은 일반적으로 메모리 구조의 테스팅에 관한 것으로서, 특히 초대규모 집적 회로(VLSI)에 포함된 메모리 구조의 테스팅에 관한 것이다.

집적 회로의 집적도의 증대는 단일 반도체 칩상에 포함될 수 있는 회로의 성능과 기능을 크게 증대시켰다. 물론, 기능성의 증대와 더불어 회로의 복잡성도 증대하였고, 현재의 기술 수준에서 가산기, 프로세서 로직 어레이, 버퍼, 디코더 레벨 변환기 등과 같은 대다수의 기능적으로 차별화된 영역들이 단일칩상에 포함될 수 있다. 이러한 기능적으로 차별화된 영역들은 종종 일반적으로 동기화된 형태로 서로 통신하기 위해 필요한 상이한 클록 주파수와 상이한 주파수로 동작하도록 설계된다.

기억 장치의 설계 및 기억 장치를 제조하기 위한 프로세스는 아주 복잡하게 되었고, 그 결과 아주 저렴한 제조 프로세스 비용과 매우 소형의 메모리 셀면적에 이르게 되었다. 그러므로, 현재 단일 칩상에 디지탈 신호 처리 회로와 함께 복수의 기억 장치셀을 형성하는 것이 실용적이며, 칩상의 기능적 구성 요소들 사이에서 통신용 멀티 포트 메모리를 사용하는 것이 매우 빠르고 효율적임이 증명되어 비교적 광범위하게 사용되게 되었다. 이러한 메모리는 일반적으로 집적 회로칩상에서 기억 기능 이외의 기능을 가진 회로가 포함될 때 내장형(임비디드) 메모리라 불린다.

그럼에도 불구하고 특히 데이터를 용량적으로 저장하는 다이내믹 유형의 메모리셀은 비교적 정교한 디바이스이며 사용 개시 후 품질 저하의 손상이 있을 수 있다. 이 디바이스가 기능 영역들 또는 구성 요소 중에서 데이터 전송 및 통신용으로 사용될 때, 기억 장치의 신뢰성은 칩전체의 적절한 동작에 극히 중요하게 된다. 그러므로, 동작 성능을 확인하기 위해 칩의 전력 상승과 같은 어떤 동작 상태에서 또는 주기적으로 기억셀을 테스트하는 것이 좋다.

그러나, 테스팅을 위해 내장형 메모리에 엑세스하는 것은 종종 어렵다. 특히, 칩공간과 외부 접속이 부족할 때 어렵다. 이러한 이유로 칩 자체에 셀프 테스트 회로를 제조하는 것이 좋다. 이러한 장치의 대부분의 유형은 공지되어 있으며 일반적으로 BIST 회로 또는 엔진이라 불린다. 선택된 테스트 방식에 기초해서 테스트 시퀀스를 동적으로 변경 가능한 형태의 BIST 회로가 개발되었다. BIST에 효율적으로 할당될 수 있는 칩공간 크기는 일반적으로 테스트될 기억 디바이스 면적의 약 2%의 면적이다. 이 면적은 메모리 구조를 자체 테스트하는 데 필요한 모든 구성 요소를 포함한다.

내장형 메모리의 설계는 또한 통신 및 다른 기능들을 용이하게 하는 수개의 부류 및 형태로 개발되어 왔다. 내장형 메모리에 입력된 데이터, 어드레스 또는 제어 신호가 또 다른 내장형 메모리로부터 도출되면, 내장형 메모리는 독립적이라고 말할 수 있다. 종속 메모리가 존재하는 경우, 데이터, 어드레스 및/또는 제어 신호를 공급하는 내장형 메모리를 소스 메모리라고 부르며 데이터, 어드레스, 또는 제어 신호를 수신하는 종속 내장형 메모리를 싱크 메모리하고 부른다.

또한, 종속 메모리의 데이터, 어드레스 또는 제어 신호와 같은 메모리 구성 요소는 메모리의 원하는 동작에 따라서 임의적으로 선택 가능한 기능을 갖는 로직을 통해 동일 종속 메모리의 입력으로 피드백될 수 있다. 이러한 유형의 자체 종속 메모리 구조를 복합 종속 메모리 구조라 한다. 이러한 피드백이 존재하지 않는 경우의 메모리를 단순 종속 메모리 구조라 부른다. 하나의 RAM이 또 다른 RAM으로 어드레스 또는 데이터를 제공하는 단순 종속 RAM 구조와 복합 종속 메모리 구조가 도 1a, 도 1b, 도 1c에 각각 도시되고 있다. 이들 도면은 종속 메모리 구조의 상위 레벨의 설명을 보여주며 본 발명에 대한 종래 기술로 인정되지 않는다.

복합 종속 메모리 구조에서 메모리 구성 요소의 피드백으로 인해, 테스팅은 복잡해지며 일반적으로 특히 메모리가 겪여야 하는 다수 조합의 동작에 대해서 아주 부담스러운 테스트 로직 오버헤드가 된다. 예를 들면, 멀티 포트 메모리를 테스트하기 위해 인접 포트들의 어드레스 디코드와 비트 라인 사이의 단락과 같은 가능한 상호 작용이 단일 포트 메모리에 대해서 통상의 테스트에 부가되어 테스트되어야 한다. 더욱이 복합 종속 메모리 구조의 특성이 고속 데이터 버스에 인접하게 된다. 이러한 고속 버스는 인접 포트들 사이에서 가능한 단락에 대해서 테스트되어야 한다. 이들 버스에 엑세스하는 것은 또한 내장형 메모리 구조를 통해서만 가능하며 버스가 복합 종속 메모리 구조에서 피드백 루프의 일부이기 때문에 순차 동작의 테스트 패턴을 필요로 한다.

BIST 구조가 메모리의 구성과 특정 응용을 수용하고 칩설계 시 집적되어야 하기 때문에, 프로그래머블 BIST 구조는 기본적인 BIST 유니트 하드웨어의 요건을 수정할 필요없이 상이한 테스트 알고리즘을 제공하도록 개발되었다. 예컨대, 프로그래머블 BIST 모듈은 테스트 데이터, 어드레스, 제어 신호의 생성을 제어하기 위한 프로그래머블 BIST 제어기 및 다른 구성 요소를 포함할 수 있다. 예증의 마이크로코드 기반의 프로그래머블 BIST 구조(10)가 도 2에 도시되고 있다.

메모리 BIST 제어기(20)는 제어기(20)내의 명령 기억 모듈(40)에 저장된 지원 명령 세트와 관련하여 기술된 메모리 테스트 알고리즘에 따라서 원하는 테스트 신호를 제공하는데 필요한 기억 용량을 줄이기 위한 마이크로코드 기반의 제어기와 명령 디코드 로직을 포함한다. 이와 같이 명령 기억 모듈(40)의 크기는 소요 명령수에 따르며 BIST 유니트의 면적 오버헤드에 가장 크게 기여한다.

프로그래머블 BIST 제어기(20) 및 그의 구성 요소내의 프로세스 흐름(본 발명에 대한 종래 기술로 인정되지 않는)이 도 3에 도시되고 있다. 일단 테스트 알고리즘이 (30, 31)으로 표시한 바와 같이 설계되고 컴파일된 다음, 프로그래머블 BIST 제어기는 예컨대 외부 테스터를 통해 선택된 테스트 알고리즘을 나타내는 명령 세트로 초기화된다. 초기 명령은 테스팅 프로세스를 빠져나가는 (34)에서 결정되는 바와 같이 그것이 최종 명령이 아닌 한, 명령 디코드 로직(35)으로 발송된다(33). 응답이 수집되어 평가되는 동안 순차적으로 메모리에 인가되는 하나 이상의 테스트 신호 패턴으로 명령을 디코딩한다. 다음에, 다음 명령이 인출되거나 발송되고 프로세스는 테스트 패턴의 생성에 대한 모든 명령들이 실행될 때까지 반복된다. 복합 내장형 멀티 포트 메모리 구조의 테스팅은 필수적으로 복합 테스트 알고리즘을 필요로 하며 상기 언급한 2% 면적 오버헤드 제한 사항내에 제공될 수 없는 대형 마이크로코드 기반의 제어기를 필요로 한다. 그러므로, 프로그래머블 BIST 구조는 복합 멀티 포트 메모리 구조에 필수적으로 적용되지 않는다. 면적 오버헤드에 대한 유일의 대안은 메모리 구조의 고신뢰성이 보증되도록 일부 테스트 절차를 줄이는 것이다.

더욱이, 하나의 칩에서 BIST 구조를 결합하는 BIST 회로의 설계 및 멀티 포트 복합 메모리 구조를 테스트할 수 있는 프로그래머블 BIST 구조를 위한 대규모 명령 세트를 발생해서 컴파일링 하기 위한 설계 노력 및 비용이 칩설계 비용을 크게 증가시킨다. 이러한 부가적인 비용은 특히 테스트하의 메모리에 인가된 개개의 신호에 대해 명령 디코드 로직부로서 고려될 수 있고 도 2에 도시한 바와 같은 주변 장치(30)와, BIST 제어기의 재설계없이 테스트될 상이한 회로의 수용을 가능하게 하는 프로그래머블 BIST 회로의 기본 목표이므로 인식될 수 있다. 커스텀 하드웨어 설계 요구를 회피하는 이점은 물론 추가의 복수의 명령을 수용하도록 하드웨어 설계가 확장 수정될 수 있다면 잃어버릴 것이다. 더욱이 프로그래머블 ROM에 명령을 공급하는 일은 기억 공간이 비교적 크다면 이러한 프로그래머블 ROM의 테스팅 또한 어렵기 때문에 어느 정도 자체 결함이 있다.

본 발명의 목적은 면적 효율적인 복합 멀티포트 내장형 메모리 구조의 테스팅을 위한 프로그래머블 BIST 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 마이크로코드 기반의 프로그래머블 BIST 회로의 재설계 또는 하드웨어를 수정함이 없이 복합 멀티포트 메모리 구조에 적합한 복수의 테스트 명령을 제공하는 것이다.

본 발명의 또 다른 목적은 설계 비용을 최소화하면서 복합 멀티 포트 메모리 구조를 수용할 수 있는 BIST 회로의 일반적인 설계를 제공하는 것이다.

본 발명의 또 다른 목적은 자체 테스트 절차의 소정 복잡도에 비해 축소된 칩면적의 BIST 회로를 제공하는 것이다.

상기 목적을 달성하기 위해 집적 회로용 BIST 장치와 BIST 장치를 포함하는 집적 회로가 제공되며, BIST 장치는 장치에 인가된 명령에 응답하는 테스트 신호를 발생하는 명령 디코더와, 테스트 지정 명령을 포함하는 명령을 기억하며 상기 테스트 지정 명령 이외의 명령을 상기 명령 디코더에 제공하기 위한 마이크로코드 명령 기억 장치와, 복수의 명령을 생성하여 상기 테스트 지정 명령 이외의 상기 명령과 병렬로 상기 복수의 명령을 상기 마이크로코드 명령 기억 장치가 출력하는 테스트 지정 명령에 응답하는 상기 명령 디코더에 제공하기 위한 유한 상태 머신을 구비하고 있다.

본 발명의 또 다른 형태에 따르면, 메모리를 테스트하기 위한 방법이 제공되며, 상기 방법은 명령 기억 장치로부터의 명령을 발송하기 위한 단계와, 상기 명령 기억 장치로부터 발송되는 테스트 지정 명령에 응답하여 명령 발생기를 활성화시키는 단계와, 복수의 명령을 생성하여 상기 명령 발생기에서 명령 디코더로 전달하는 단계와, 상기 명령 기억 장치에서 상기 명령 디코더로, 상기 명령 발생기로부터의 상기 복수의 명령과 병렬로 발송된 다른 명령을 전달하는 단계를 포함한다.

명령 기억 장치로부터의 기억된 명령의 전달과 병렬로 명령을 발생하도록 유한 상태 머신을 이용함으로써, 칩공간이 BIST 장치에 대해서 훨씬 더 효율적으로 이용 가능하다. 더욱이, 상태간 전이 시 유한 상태 머신의 순차 특성에 의해 테스트 결과가 엑세스 가능하지 않을 때 테스트 신호 시퀀스의 테스트 신호중에서 분산된 시각에서 데이터 포획에 도움을 주는 명령의 생성을 용이하게 한다.

유한 상태 머신 사용 자체는 칩설계에 대한 어떤 경제성을 제공하는데, 이는 FSM 설계 방법이 잘 개발되어 있고, 칩 레이아웃이 비교적 간단한 행동 설명으로부터 자동화될 수 있기 때문이다. (모듈형 명령 발생기로서 FSM을 제공하는)발명의 양호한 형태의 구조에 의해서 새로운 칩설계의 비용을 더욱 줄이기 위해 BIST 구조의 기존 모듈의 재 사용 및 경제적인 수정을 가능하게 한다.

도 1a 및 1b는 일례의 단순 멀티 포트 종속 메모리 구조의 개략도.

도 1c는 일례의 복합 멀티 포트 종속 메모리 구조의 개략도.

도 2는 예증의 프로그래머블 BIST 구조를 도시하는 블록도.

도 3은 도 2의 BIST 제어기의 엑세스 흐름을 도시하는 흐름도.

도 4는 본 발명에 따른 프로그래머블 BIST 구조의 개념도.

도 5는 예증의 테스트 명령의 코드 개략도.

도 5a는 본 발명의 양호한 실시예에서 사용 가능한 예증의 유한 상태 머신의 도면.

도 6은 본 발명에 따른 BIST 제어기의 블록도.

도 7은 도 6의 BIST 제어기의 동작을 설명하는 흐름도

〈도면의 주요 부분에 대한 부호의 설명〉

20' : BIST 제어기

30 : 명령 디코더

40 : 마이크로코드 기억 장치

110 : 명령 생성 모듈

130 : 테스트 지정 모듈

이제부터 도면, 특히 도 4를 참조하여 본 발명을 설명하기로 한다. 도 4는 본 발명에 따른 인핸스드 프로그래머블 메모리 BIST 모듈의 개념적인 도면이다. 명령 디코더(30)와 마이크로코드 기억 장치(40)와 같은 도시된 요소들의 일부는 상기한 도 2에 도시한 프로그래머블 BIST 구조에서 도시된 대응의 요소들과 실질적으로 유사하다. 그러나, 마이크로코드 기억 장치(40)에 기억된 마이크로코드는 도 5와 관련하여 이후 설명되는 바와 같이 도 2의 구조에서 사용된 것에서 다소 변경된다. 본 발명에 따른 BIST 제어기(20')에 대해서는 도 6과 관련하여 이후 상세히 설명하기로 한다. BIST 모듈(110)의 구별되는 특징은 유한 상태 머신(FSM)을 포함하는 명령 생성 모듈(110)을 사용하는 것이다. 개념적으로 유한 상태 머신은 유한개의 상태들 중 어느 하나를 취할 수 있는 회로를 포함하며, 상태간 변화는 임의적이나 지정된 조건에 응답하여 수행되며, 각 상태는 어떤 행동이라 집합적으로 지칭될 수 있는 하나 이상의 활동과 관련될 수 있다. 상태들의 시퀀스는 테스트 절차 중에 도출된 테스트 결과 또는 제공된 조건에 따라 가변적일 수 있다(예, 브랜칭이 제공될 수 있다).

테스팅에 적절한 예증의 상태 머신이 도 5a에 도시되고 있으며, FSM은 2개의 입력과 2개의 출력을 가진 5개의 상태를 포함하고 있다. 2개의 입력 신호는 FSM을 활성화시키고 상태간 전이 시 FSM에서 취할 경로를 결정한다. 2개의 출력 신호는 d어드레스 카운터를 증가하기 위한 데이터값 D과, 신호이다. 데이터값(데이터값이 아닌) D(DB)이 이용되어 판독될 예측 결과의 극성을 결정하거나 또는 메모리셀에 기록될 데이터의 극성을 결정한다. 상태간 전이는 전이가 응답하는 조건/입력 및 화살표로 지시되며, 출력값(예, D, 0)은 상태 전이를 지시하는 각 화살표와 떨어져서 지시된다. 일반적으로, 이러한 상태 머신은 조건부 레지스터에서 신호들에 의해서 제어된 전송 게이트와 같이 머신의 일부분 또는 집적 회로로서 형성될 때 극히 콤팩트한 풋프린트로 매우 간단히 구현될 수 있다.

그러므로, 특히 메모리 테스트 환경에서 유한 상태 머신이 상태의 임의의 긴 시퀀스를 제공하도록 정렬될 수 있고 더욱이 명령 디코더와 결합하여 각 상태는 순차 길이의 테스트 패턴의 시퀀스를 생성할 수 있음을 알 수 있다. 더욱이, 프로그래머블 마이크로코드 기반의 제어기와 결합해서 테스트 패턴은 또한 이후 상세히 설명될 마이크로코드로부터 생성되며, 임의 개수의 FSM은 본 발명에 다른 BIST 모듈에서 사용 가능하다.

물론, FSM의 개수는 실용상 문제로서 BIST 모듈칩 공간에 대한 제한 사항에 의해서 제한된다. 그러나, 사용된 각각의 FSM에 의해서 기억 장치로부터 제공될 수 있는 비교 가능한 수의 마이크로코드 명령을 위해 필요한 면적에 비해서 실질적으로 칩면적이 감소된다. 더욱이, FSM은 원하는 동작의 비교적 단순한 설명으로부터 공지의 방법에 의해서 용이하게 설계 가능하며 칩 레이아웃은 대부분 자동화 가능하다. 본 발명에서 사용되고 본 발명에 따른 BIST 모듈에서 마이크로코드 기반의 BIST 제어기와 결합되는 FSM은 실질적으로 모듈러이며 도 4에 도시한 바와 같이 원하는 설계로 가상적으로 플러그 인될 수 있다.

다시 도 5와 관련해서, 도 5에는 본 발명에 따른 예증의 마이크로코드 명령이 도시되고 있다. 종속 메모리 구조의 테스팅은 특정의 어드레스 위치에서 판독 동작 또는 기록 동작을 수행하기 위한 어드레스 지정 명령과 모든 메모리 셀들을 판독 또는 기록하기 위한 규칙적인 명령을 지원하는 프로그래머블 BIST 모듈을 필요로 한다. FSM 명령 생성 모듈의 활성화는 마이크로코드 기반의 제어기에 의해 8 비트 사전 명령을 포함하는 테스트 지정 명령을 참조하여 특별 명령의 실행을 통해 수행되며 비트 세트(예, 39 비트)는 테스트 데이터 패턴 필드를 생성한다.

마이크로코드 패턴 또는 포맷은 양호한 것으로서 고려되어야 하나 발명의 성공적인 실시에 대해 순서, 크기 또는 수적으로 중요하지 않은 이후 설명되는 각종 분야를 고려하여 발명이 속하는 기술 분야의 숙련가에게는 자명한 많은 형태중 어느 하나를 취할 수 있다. 예컨대, 예비 명령 필드의 제1 비트는 명령의 유효 여부를 나타낸다. 제2 및 제3 비트는 테스트 특정 명령과 같은 명령의 유형을 규정한다. 다음의 4개의 비트 각각은 FSM 기반의 명령 생성 모듈을 활성화 시키는 메모리 테스트 알고리즘의 유형을 나타낸다. 사전 명령 필드의 최종 비트는 종속 메모리 구조의 메모리 구성 요소가 테스트 중임을 나타낸다.

마찬가지로, 테스트 데이터 패턴 필드에서 처음의 2 비트는 테스트하의 메모리를 초기화하기 위해 사용된 테스트 데이터 패턴을 나타낸다. 다음의 3 비트 필드는 나머지 필드에서 지정된 4비트의 테스트 데이터 패턴수를 나타낸다. 이 4 비트 데이터 패턴은 테스트하의 메모리에 인가된 참 및 허위 테스트 데이터 패턴을 규정한다. 어느 나머지 비트는 단순히 사용되지 않는다.

사용된 명령 생성 모듈의 그룹을 테스트 지정 모듈(130)이라 칭하며, 각각의 명령 생성 모듈은 도 6에서 분명한 바와 같이 FSM 기반의 필수적으로 마이크로제어기(110)이다. 도 4 및 도 6은 비록 묘사가 내부적으로 상이하게 표현될지라도 본 발명에 따른 인핸스드 BIST 제어기의 기능부의 하이 레벨의 묘사를 도시하고 있음을 이해할 것이다. 도 4는 보다 개념적이며, 도 6은 보다 기능적이다.

특히, 도 6의 레이아웃은 테스트하의 메모리를 동작시키기 위한 신호를 제공하는 명령 디코드 모듈(30)에 명령 생성 모듈들 중 하나와 명령 기억 모듈(40)이 버스(140)를 통해 신호를 교대로 제공하는 것을 나타내도록 의도되고 있다. 제어 및 상태 신호가 명령 기억 모듈과 어느 활성 명령 생성 모듈에 제공되는 동안, 어느 특정 명령 생성 모듈(110)의 활성화는 접속(150)으로 표시한 바와 같이 명령 기억 모듈(40)로부터 판독된 마이크로코드에 의해서 제어된다. 즉, FSM용 활성/비활성 신호와 FSM 파라미터는 마이크로 기반 제어기로부터 명령 생성 모듈에 제공되며, "최종 명령", "유효 명령", "활성화 모듈", "완료" 신호는 명령 생성 모듈에서 마이크로코드 기반 제어기/명령 모듈로 송신된다.

특히, 마이크로코드 명령이 명령 기억 모듈(40)에서 디코드 모듈(30)로 바로 제공될 때, 모듈(30)을 통해 버스(140)에 직접 놓여진다. 그러나, 마이크로코드 명령의 예비 명령의 제2 및 제3 비트가 테스트 지정 명령을 나타내고, 제4 내지 제7 비트가 특정의 FSM 기반 제어기/명령 생성 모듈(110)을 표시할 때, FSM 기반 제어기는 활성화되고 버스 포트는 FSM의 개개의 상태의 순서에 시퀀스에 대응하는 신호의 시퀀스 또는 신호를 명령 디코드 모듈(30)에 전달하기 위해 버스 포트의 출력을 받아들이도록 제어된다.

명령 디코드 모듈이 활성 명령 생성 모듈(110)로부터의 최종 명령 신호와 명령 기억 모듈로부터의 마이크로코드 명령 모듈에 대응하는 테스트 신호를 완료 송신할 때, 추가 마이크로코드 명령이 사실상 동일 또는 또 다른 명령 생성 모듈을 활성화할 수 있는 명령 기억 모듈(40)로부터 호출된다. 마이크로코드 명령으로 규정된 명령 생성 모듈이 존재하지 않으면, 그 명령은 몇개의 마이크로코드 명령 만에 의해서 호출된 하나 이상의 명령 생성 모듈을 부가함으로써 보다 복잡한 메모리 구성으로 확장되거나 단순 메모리 구성과 함께 사용되게 메모리의 만들어진 마이크로코드 명령 세트를 가능하게 하는 비연산 명령으로서 다루어진다.

이제 도 7의 흐름도와 관련하여, 본 발명의 동작의 양호한 모드에 대해서 보다 상세히 설명하기로 한다. 도시된 동작의 다른 순서들이 가능하며, 발명이 속하는 기술 분야의 숙련가에게는 이후의 양호한 동작 모드의 설명을 고려하면 자명할 것이다.

자체 테스트 프로세스는 관련 외부 또는 내부 판독 전용 메모리 등에서 판독된 칩에 대해서 전력 상승 시퀀스의 명령과 같은 내부적으로 생성된 명령 또는 외부적으로 인가된 테스트 명령(예, 외부 테스터로부터)과 함께 시작된다. 신호 또는 명령에 응답하여, 테스트될 메모리 구조는 (200)으로 표시한 바와 같이 개개의 메모리 셀들의 내용을 소정의 원하는 디지탈 로직 상태로 설정함으로써 초기화되고, 제1 명령 비트는 (201)로 표시한 바와 같이 어서트된다. 일단 초기화가 완료된 다음, 마이크로코드 명령은 (205)로 도시한 바와 같이 명령 기억 모듈(40)(도 6)로부터 발송된다. 상기한 바와 같이, 이 명령은 도 5에 도시한 포맷이다. 명령은 유효 명령인지를 결정하기 위해 (210)에서 테스트된다. 제1 명령 비트가 체크되고, 제1 명령 비트가 어서트되면, 프로세스는 (216)에서 빠져 나간다. 그렇지 않으면, 프로세스는 (215)에서 종료된다.

명령이 유효 명령이면, 명령 헤더 또는 사전 명령의 "명령 유형" 비트는 명령이 (220)에서의 특정 테스트인지를 결정하기 위해 테스트된다. 그렇지 않다면, 명령은 테스트하의 메모리에 인가될 명령 디코드 모듈에 의한 신호 생성에 대해서 (225)로 표시한 바와 같이 버스(140)와 접속(160)을 통해 명령 디코드 모듈(30)로 전송된다. 그러나, 명령이 특정의 테스트이면, 명령 생성 모듈은 사전 명령의 "소정 테스트" 비트에 따라서 활성화된다(230).

상기한 바와 같이, 테스트하의 특정 메모리는 하나 또는 몇개의 명령 생성 모듈(110) 만으로 완전 테스트 가능하며, 보다 확장된 테스팅(추가 메모리 특정 테스트 알고리즘 설계 비용을 회피하기 위한 다른 메모리용으로 개발된 회로 설계 및 코드를 사용하기 위한)에 적합한 본 발명에 따른 마이크로코드 및 다른 구조를 제공하도록 편리하고 경제적이다. 그럼에도 불구하고, 보다 광범위하게 메모리를 여기하는 것은 특히 메모리의 완전한 기능에 관한 유용한 정보가 도출된다면 테스트 절차 시간을 불필요하게 확장하는 것이다. 그러므로 특정 테스트 신호의 시퀀스가 생략되면, 특정 FSM 기반의 명령 생성 모듈은 BIST 구조에서 간단히 생략 가능하다. 그러므로, 명령 생성 모듈(110)의 활성화를 어서트하기 위한 테스트(235)가 존재한다면 특정 명령 생성 모듈이 사실상 활성화도거나 또는 명령 생성 모듈이 존재하지 않으면 다음 마이크로코드 명령을 얻기 위해 루핑(240) 내지 (205)에 의한 "무 동작"을 기능적으로 수행하는 이중 기능을 가진다.

규정된 명령 생성 모듈이 활성화되면, 명령은 (240)으로 도시한 바와 같이 유한 상태 머신(FSM)의 현재 상태에 따라서 활성화된 명령 생성 모듈에서 스폰된다. 하나 이상의 명령은 FSM의 어느 특정 상태로부터 스폰될 수 있다. 명령 생성 모듈의 FSM의 상태 변화는 어느 원하는 방식으로 제어 가능하나 테스트 결과를 예측된 결과 또는 명령의 소정 반복수 또는 명령 순서와 비교하는 것에 제한되지 않으며, 각각의 명령은 테스트하의 메모리를 동작시키기 위한 하나 이상의 신호를 제공한다. 또한 테스트 결과가 직접적으로 엑세스 가능하지 않으면 메모리 구조에서 엑세스 가능한 점에서 정보의 포획을 제어하는 명령이 스폰될 수 있다.

각 명령 생성 모듈은 생성될 명령이 남아 있지 않으면 최종 명령 신호를 어서트한다. 이 신호가 테스트되고(245), 어서트되지 않으면, 명령은 (250)으로 도시한 바와 같이 버스(140)를 통해 명령 디코드 모듈(30)로 전송된다. 명령이 활성화된 명령 생성 모듈에 의해서 생성되면, 모듈은 명령을 명령 디코드 모듈로 전송하기 전에 비활성화된다(255). 명령 디코드 모듈로 생성된 명령이 인가됨으로써 도시한 바와 같이 명령 기억 모듈(40)에서 명령 디코드 모듈(30)로 판독된 마이크로코드 명령의 인가를 정확하게 패러랠한다. 그러나, FSM 기반 명령 생성 모듈로부터 이용 가능한 복수의 명령은 실시간으로 생성되며 기억 공간은 대응의 대규모의 마이크로코드 명령을 기억하기 위해 할당될 필요가 없다.

그러므로, 본 발명에 따른 프로세스는 (260)으로 도시된 바와 같이 3가지 방식중 어느 하나로 명령 디코드 모듈(30)로 명령을 전달하는 것을 알 수 있다. 기억된 마이크로코드 명령 또는 어드레스 지정 명령은 그 명령이 활성화된 명령 생성 모듈에 의해서 생성된 최종 명령인지에 의거해서 모듈의 비활성화에 의해 또는 활성화에 의해 활성화된 FSM 기반의 명령 생성 모듈에 의해서 실시간으로 생성 및 전달될 수 있다. 명령 디코드 모듈(30)에 의해서 테스트하의 메모리에 인가될 하나 이상의 신호의 생성을 시작하는 명령 실행 시, 명령 카운터를 증가하고, 제1 명령 비트를 디어서트하기 위한 다음 명령이 호출되며, 적어도 하나의 유효 명령이 (235)에서 성공적으로 실행됨을 나타내고 루핑(270)됨을 나타내고, 명령 생성 모듈이 활성화되는 지를 다시 결정한다.

명령 생성 모듈(110)이 활성화 상태로 남아있다면, 상기 프로세스는 명령 생성 모듈로 생성된 최종 명령에 이르러 모듈이 비활성화 할 때까지 반복된다. 모듈이 루프(270)의 실행 시 비활성화되면, 또 다른 마이크로코드 명령이 마이크로코드 명령이 테스트 특정 명령인지에 따라서 또 다른 또는 동일 명령 생성 모듈(110)을 활성화시키거나 비활성화시키는 명령 기억 모듈(40)로부터 얻어질 때 프로세스는 루프 (240) 내지 (205)를 수행한다.

(205)에서 인출/발송된 명령이 무효 명령이면, 테스팅 프로세스는 완료되며(적어도 메모리에 인가될 신호를 규정하는 정도까지 완료되는데, 이는 (260)에서 이전 명령의 디코딩이 아직 완성되지 않았고 테스트 결과의 평가가 프로세스에서 시작하거나 남아 있을 수 있거나 없기 때문이다), 메모리 테스트는 (215)로 빠져 나간다. 무효 명령(210)의 경우, 제1 명령 비트의 상태가 테스트되고, 제1 명령 비트가 어서트되면, 메모리 테스트는 불완전한 것으로 고려된다. 그러나, 제1 명령 비트가 어서트되지 않으면, 프로세스는 완전한 것으로 고려된다. 프로세스는 두 경우에서 료한다.

본 발명의 하나의 실시예와 관련하여 기술되는 동안 당업자라면 첨부된 청구 범위의 사상과 범위내의 변경이 가능함을 인지할 것이다.

전술한 내용을 고려하여 볼 때, 본 발명은 신규의 메모리 설계에 적합한 테스트를 제공하는 설계 비용을 줄이거나 제거하기 위한 BIST 회로의 모듈형 구조를 제공함을 알 수 있다. 본 발명에 따른 BIST 장치는 장치에 할당된 칩면적에 대한 엄격한 제한내에서 복합 메모리의 테스팅을 수용할 수 있다. 본 발명에 따른 유한 상태 머신 명령 발생기를 이용하는 것을 고려하여 제공된 칩면적의 효율성에 의해 테스팅의 소정 복잡성에 대해 소요 칩면적의 실질적인 감소가 가능하다. 유한 상태 머신이 제공할 수 있는 신호의 순차적인 특성 또한 신호의 포획, 특히 다른 다른 사이에 개재하는 로직이 의도된 성능과 불일치하는 고속 데이터 링크 또는 복합 메모리 부분에서 매우 적합하다. FSM 기반의 명령 발생기의 모듈형 구조는 새로운 칩설계를 보다 경제적으로 하기 위해 기존의 BIST 설계의 재사용 및 단순 변경을 제공한다. FSM 설계 방법은 또한 잘 이해되며, 칩 레이아웃은 다른 경제성을 제공하면서 대부분 자동화 가능하다.

Claims

집적 회로용 BIST(built-in self-test) 장치로서,

인가된 명령에 응답하여 테스트 신호를 발생하기 위한 명령 디코더와,

테스트 지정 명령을 포함하는 명령을 기억하며 상기 테스트 지정 명령 이외의 명령을 상기 명령 디코더에 제공하기 위한 마이크로코드 명령 기억 장치와,

복수의 명령을 생성하여 상기 테스트 지정 명령 이외의 상기 명령과 병렬로 상기 복수의 명령을 상기 마이크로코드 명령 기억 장치가 출력하는 테스트 지정 명령에 응답하는 상기 명령 디코더에 제공하기 위한 유한 상태 머신(finite state machine)

을 포함하는 집적 회로용 BIST 장치.
제1항에 있어서, 상기 집적 회로는 내장형 메모리(embedded memory)를 포함하며, 상기 명령 디코더는 테스트 신호를 상기 내장형 메모리에 인가하는 것인 집적 회로용 BIST 장치.
제2항에 있어서, 상기 내장형 메모리는 복합 종속 메모리 구조인 것인 집적 회로용 BIST 장치.
제1항에 있어서, 상기 유한 상태 머신은 명령 생성 모듈을 포함하는 것인 집적 회로용 BIST 장치.
제1항에 있어서, 상기 유한 상태 머신은 복수의 명령 생성 모듈 중 하나를 포함하는 것인 집적 회로용 BIST 장치.
적어도 하나의 기능부와 상기 기능부를 테스트하기 위한 BIST(built-in self-test) 장치를 구비한 집적 회로로서, 상기 BIST 장치는,

인가된 명령에 응답하여 테스트 신호를 발생하기 위한 명령 디코더와,

테스트 지정 명령을 포함하는 명령을 기억하며 상기 테스트 지정 명령 이외의 명령을 상기 명령 디코더에 제공하기 위한 마이크로코드 명령 기억 장치와,

복수의 명령을 생성하여 상기 테스트 지정 명령 이외의 상기 명령과 병렬로 상기 복수의 명령을 상기 마이크로코드 명령 기억 장치가 출력하는 테스트 지정 명령에 응답하는 상기 명령 디코더에 제공하기 위한 유한 상태 머신(finite state machine)

을 포함하는 집적 회로.
제6항에 있어서, 상기 기능부는 내장형 메모리를 포함하며 상기 명령 디코더는 테스트 신호를 상기 내장형 메모리에 인가하는 것인 집적 회로.
제7항에 있어서, 상기 내장형 메모리는 복합 종속 메모리 구조인 것인 집적 회로.
제6항에 있어서, 상기 유한 상태 머신은 명령 생성 모듈을 포함하는 것인 집적 회로.
제6항에 있어서, 상기 유한 상태 머신은 복수의 명령 생성 모듈 중 하나를 포함하는 것인 집적 회로.
집적 회로의 일부분을 테스트하기 위한 방법으로,

명령 기억 장치로부터의 명령을 발송하는 단계와,

상기 명령 기억 장치로부터 발송되는 테스트 지정 명령에 응답하여 명령 발생기를 활성화시키는 단계와,

복수의 명령을 생성하여 상기 명령 발생기에서 명령 디코더로 전달하는 단계와,

상기 명령 기억 장치에서 상기 명령 디코더로, 상기 명령 발생기로부터의 상기 복수의 명령과 병렬로 발송된 다른 명령을 전달하는 단계를 포함하는 집적 회로 일부분의 테스트 방법.
제11항에 있어서, 상기 복수의 명령을 생성하여 전달하는 단계는 유한 상태 머신의 개개의 상태에 따라서 수행되는 것인 집적 회로 일부분의 테스트 방법.
제12항에 있어서, 상기 명령 발생기가 상기 활성화 단계에 의해서 활성화되지 않을 때 다음 명령을 발송하는 단계를 더 포함하는 것인 집적 회로 일부분의 테스트 방법.
제11항에 있어서, 상기 명령 디코더로부터 출력되는 최종 명령에 응답하여 명령 발생기를 비활성하는 단계를 더 포함하는 것인 집적 회로 일부분의 테스트 방법.
제11항에 있어서, 명령의 유효성을 표시하는 명령 비트를 어서트하는 단계를 더 포함하는 것인 집적 회로 일부분의 테스트 방법.
제15항에 있어서, 상기 명령 발생기로부터의 최종 명령의 출력에 따라 상기 명령 비트를 디어서트하는 단계를 더 포함하는 것인 집적 회로 일부분의 테스트 방법.
제16항에 있어서, 상기 명령 비트가 무효 명령으로 어서트될 때 테스트를 미완료로 결정하는 단계를 더 포함하는 것인 집적 회로 일부분의 테스트 방법.
제11항에 있어서, 상기 집적 회로의 일부분은 내장형 메모리인 것인 집적 회로 일부분의 테스트 방법.
제18항에 있어서, 상기 내장형 메모리는 복합 종속 메모리인 것인 집적 회로 일부분의 테스트 방법.
제11항에 있어서, 상기 복수의 명령 각각은 상기 집적 회로의 일부분을 활용하여 테스트 결과의 포획을 제어하는 것인 집적 회로 일부분의 테스트 방법.