KR100436045B1 - Input device of Double data rate RAM - Google Patents
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Abstract
본 발명은 DDR 메모리의 동작 주파수가 증가하여도 데이터 얼라인 마진을 충분히 확보하면서 DDR 메모리의 동작 안정성을 확보할수 있는 DDR 메모리의 입력장치를 제공하기 위한 것으로, 이를 위해 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서, 데이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호를 입력받아, 상기 데이터스트로브 신호의 홀수번째 상승 에지를 검출하는 제1 검출신호와, 홀수번째 하강 에지를 검출하는 제2 검출신호와, 상기 데이터스트로브 신호의 짝수번째 상승 에지를 검출하는 제3 검출신호와, 짝수번째 하강 에지를 검출하는 제4 검출신호와를 각각 출력하는 신호분리부; 상기 동작클럭의 라이징에지에 입력되는 다수의 제1 데이터를 상기 제1 검출신호와 상기 제3 검출신호에 교대로 동기시켜 래치하고, 상기 동작클럭의 폴링에지에 입력되는 다수의 제2 데이터를 상기 제2 검출신호 상기 제4 검출신호에 교대로 동기시켜 래치하는 데이터래치부; 및 상기 데이터래치부에 래치된 데이터를 버퍼링하여 글로벌 입출력 라인으로 출력하는 데이터 출력부를 구비하는 DDR 메모리의 입력 장치를 제공한다.The present invention is to provide a DDR memory input device that can ensure the operation stability of the DDR memory while ensuring sufficient data alignment margin even if the operating frequency of the DDR memory, the present invention is to rise the edge of the operating clock And a synchronous memory device receiving a plurality of data in synchronization with a falling edge, the first detecting signal receiving a data strobe signal clocked at a timing at which data is input and detecting an odd rising edge of the data strobe signal; And a second detection signal for detecting odd falling edges, a third detection signal for detecting even rising edges of the data strobe signal, and a fourth detection signal for detecting even falling edges, respectively. part; Latching a plurality of first data input to the rising edge of the operation clock in synchronization with the first detection signal and the third detection signal, and latching a plurality of second data input to the falling edge of the operation clock. A second data latching unit latching the second detection signal alternately in synchronization with the fourth detection signal; And a data output unit configured to buffer data latched in the data latch unit and output the buffered data to a global input / output line.
Description
본 발명은 메모리에 관한것으로 특히, DDR(Double data rate)메모리에 관한 것이다.The present invention relates to a memory, and in particular to a double data rate (DDR) memory.
DDR 메모리는 하나의 클럭 주기에 두개의 데이터를 처리하는 메모리로, 외부에서 입력되는 클럭의 상승 에지와 하강 에지에서 데이터를 입출력 할 수 있는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM(synchronous dram)에 비하여 두배의 대역폭을 구현할수 있어 그만큼 고속 동작이 가능한 메모리이다.DDR memory is a memory that processes two data in one clock cycle. Data can be input and output on the rising and falling edges of an externally input clock. It is possible to realize twice the bandwidth compared to), which is a memory capable of high speed operation.
한편, 상기한 바와 같이 DDR 메모리는 입력되는 외부 클럭의 상승 에지와 하강 에지에서 데이터를 입출력 하는바, 입출력 되는 데이터들의 정확한 타이밍을 메모리 컨트롤러나 중앙처리장치로 알려주기 위하여 데이터를 입출력 할때 데이터와 더불어 데이터 스트로브 신호(data strobe signal, 이하 DQS라 한다)를 출력한다.Meanwhile, as described above, the DDR memory inputs and outputs data at the rising edge and the falling edge of the external clock to be input. When the data is inputted and outputted to inform the memory controller or the central processing unit of the precise timing of the input and output data, In addition, a data strobe signal (hereinafter referred to as DQS) is output.
상기 DDR 메모리의 데이터 스트로브 신호(DQS)는 데이터의 입출력이 없을때는 하이 임피던스 상태를 유지하며, 데이터가 입력 또는 출력될때 데이터 클럭 보다 한 클럭 이전에 로우 상태를 유지하여야 하고, 데이터의 입력 또는 출력이 끝난후에는 데이터의 하강 에지에 맞추어 데이터의 반클럭 시간동안 로우 레벨을 유지하여야 한다.The data strobe signal (DQS) of the DDR memory maintains a high impedance state when there is no input / output of data, and when the data is input or output, the data strobe signal (DQS) must be kept low one clock before the data clock. After that, the low level must be maintained for half the clock of the data to match the falling edge of the data.
도 1은 종래의 DDR 메모리의 입력 장치를 나타낸다.1 shows an input device of a conventional DDR memory.
종래의 DDR 메모리의 입력장치는, 데이터 스트로브 신호(DQS)를 인가받아 상기 데이터 스트로브 신호(DQS)의 상승 에지와 하강 에지를 검출하는 제어신호 생성부(10)와, 입력되는 데이터(DQ)를 일정시간 저장하는 데이터 버퍼부(20)와, 상기 제어신호 생성부(10)에서 데이터 스트로브 신호(DQS)의 상승 에지를 인지하여 생성되는 상승 에지 검출신호(dsr)에 의하여 상기 데이터 버퍼부(20)의 데이터를 입력받아 래치시키는 제1 래치부(30)와, 상기 제어신호 생성부(10)에서 데이터 스트로브 신호(DQS)의 하강 에지를 인지하여 생성되는 하강 에지 검출신호(dsf)에 의하여상기 데이터 버퍼부(20)의 데이터를 입력받아 래치시키는 제2 래치부(40)와, 상기 제1 래치부(30)와 제2 래치부(40)의 래치된 데이터를 입력받아 글로벌 입출력 라인(GIO)으로 상기 제1 래치부(30)에서 출력된 데이터와 상기 제2 래치부(40)에서 출력된 데이터를 제어신호(strobe)에 의하여 출력하는 데이터 출력부(50)를 포함하여 이루어진다.A conventional DDR memory input device receives a data strobe signal DQS and receives a control signal generator 10 for detecting a rising edge and a falling edge of the data strobe signal DQS, and inputs data DQ. The data buffer unit 20 is stored by the data buffer unit 20 for storing a predetermined time and the rising edge detection signal dsr generated by recognizing the rising edge of the data strobe signal DQS in the control signal generator 10. By the first latch unit 30 for receiving and latching the data of the and the falling edge detection signal dsf generated by detecting the falling edge of the data strobe signal (DQS) in the control signal generator 10 The second latch unit 40 which receives and latches data of the data buffer unit 20, and the latched data of the first latch unit 30 and the second latch unit 40. ) Output from the first latch unit 30 It comprises a data output section 50 to output by the data output from the data to the second latch unit 40 to the control signal (strobe).
도 1과 도 2를 참조하여 상기와 같은 구조를 가진 종래의 DDR 메모리의 입력장치의 동작을 살펴본다.The operation of the input device of the conventional DDR memory having the above structure will be described with reference to FIGS. 1 and 2.
상기 데이터 스트로브 신호(DQS)는 외부 데이터(DQ)가 DDR 메모리의 입력장치에 입력되기 한 클럭 이전에 로우 레벨 상태를 유지한다.The data strobe signal DQS is maintained at a low level before a clock until external data DQ is input to an input device of a DDR memory.
이어서, 상기 스트로브 신호(DQS)가 로우 레벨을 유지한 이후 한 클럭이 경과한 이후에 외부 데이터(DQ)가 상기 데이터 버퍼부(20)에 인가된다.Subsequently, an external data DQ is applied to the data buffer unit 20 after one clock has elapsed since the strobe signal DQS maintains the low level.
여기서, 상기 데이터 버퍼부(20)는 외부 데이터(DQ)를 입력받은 순서대로 저장하고 있다가 상기 제1 래치부(30)와 제2 래치부(40)로 데이터를 전송하는데, 상기 제어신호 생성부(10)에서 상기 제1 래치부(30)와 제2 래치부(40)로 제어신호(dsr, dsf)를 각각 공급함으로서 상승 에지일때의 데이터는 상기 제1 래치부(30)로 인가되고 하강 에지일때의 데이터는 상기 제2 래치부(40)로 인가된다.Here, the data buffer unit 20 stores the external data DQ in the order of input and transmits the data to the first latch unit 30 and the second latch unit 40. The control signal is generated. By supplying control signals dsr and dsf to the first latch unit 30 and the second latch unit 40 in the unit 10, data at the rising edge is applied to the first latch unit 30. The data at the falling edge is applied to the second latch portion 40.
상기 제1 래치부(30)의 데이터는 제2 래치부(40)에서 출력되는 데이터와의 타이밍을 맞추기 위해 패스 게이트(51)에서 일정시간 딜레이 되며, 상기 제1 래치부(30)의 데이터와 제2 래치부(40)의 데이터는 글로벌 입출력 라인 버퍼(52)에서 버퍼링 된후 제어신호(strobe)에 의하여 글로벌 입출력 라인으로 전송된다.The data of the first latch unit 30 is delayed for a predetermined time at the pass gate 51 to match the timing of the data output from the second latch unit 40. The data of the second latch unit 40 is buffered in the global input / output line buffer 52 and then transmitted to the global input / output line by a control signal strobe.
여기서, 데이터(DQ)가 상기 글로벌 입출력 라인 버퍼(52)를 경유하여 글로벌 입출력 라인(GIO)으로 출력될때 상기 글로벌 입출력 라인 버퍼(52)에서 출력되는 데이터를 얼라인 하는 제어신호(strobe)를 얼라인 신호라 한다.Here, when the data DQ is output to the global input / output line GIO via the global input / output line buffer 52, freeze a control signal strobe to align the data output from the global input / output line buffer 52. It is called a signal.
도 2는 상기한 종래의 DDR 메모리의 입력 장치의 동작과정에서 데이터 얼라인을 나타낸다.2 shows data alignment in the operation of the input device of the conventional DDR memory.
상기 데이터 스트로브 신호(DQS)는 커맨드(읽기 또는 쓰기)가 입력된후 0.75 ×tCK ∼ 1.25 ×tCK(clock cycle time) 사이에 입력된다.The data strobe signal DQS is input between 0.75 x tCK and 1.25 x tCK (clock cycle time) after a command (read or write) is input.
상기 데이터 스트로브 신호(DQS)에 의하여 래치된 데이터가 0.75 ×tCK 딜레이 되어 나타나는 경우와 래치된 데이터가 1.25 ×tCK 딜레이 되어 나타나는 경우에, 상기 래치된 데이터가 상기 제어신호(strobe)에 의하여 데이터 출력부(50)에 있는 글로벌 입출력 라인 버퍼(52)에서 글로벌 입출력 라인(GIO)으로 출력되는 시점은 래치된 데이터가 0.75 ×tCK 딜레이 될때와 1.25 ×tCK 딜레이 될때 공동으로 겹치는 부분이어야 한다.When the data latched by the data strobe signal DQS appears to be 0.75 × tCK delayed and when the latched data appears to be 1.25 × tCK delayed, the latched data is outputted by the control signal strobe. The time point output from the global input / output line buffer 52 at the global input / output line GIO at 50 should be a part overlapping when the latched data is 0.75 x tCK delay and 1.25 x tCK delay.
따라서, 도 2의 구간 ⓛ에서만 제어신호(strobe)가 활성화 되는 시점이 되므로 상기 제어신호(strobe)는 0.5 ×tCK의 범위 내에서만 나타나게 된다.Therefore, since the control signal strobe is only the point of time when the control signal strobe is activated only in the period shown in FIG.
그러나, 상기 DDR 메모리의 동작 주파수가 점차 증가할수록 tCK(clock cycle time)는 점차로 감소하게 되어 데이터 얼라인 마진(margine)이 점차로 감소하게 되므로 회로 설계가 어렵고 DDR 메모리의 동작 안정성을 떨어뜨리게 된다.However, as the operating frequency of the DDR memory gradually increases, the clock cycle time (tCK) gradually decreases, and the data alignment margin gradually decreases, making circuit design difficult and degrading the operation stability of the DDR memory.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, DDR 메모리의 동작 주파수가 증가하여도 데이터 얼라인 마진을 충분히 확보하면서 DDR 메모리의 동작 안정성을 확보할수 있는 DDR 메모리의 입력장치를 제공함에 그 목적이 있다.The present invention has been made to solve the above-mentioned problems, and provides an DDR memory input device that can ensure the stability of the DDR memory while ensuring sufficient data alignment margin even when the operating frequency of the DDR memory increases. Has its purpose.
도 1은 종래의 DDR 메모리의 입력장치를 도시한 블럭 다이어그램.1 is a block diagram showing an input device of a conventional DDR memory.
도 2는 종래의 DDR 메모리의 데이터 얼라인을 위한 타이밍도.2 is a timing diagram for data alignment of a conventional DDR memory.
도 3a 및 도 3b는 본 발명에 따른 DDR 메모리의 입력장치의 블럭 다이어그램.3A and 3B are block diagrams of an input device of a DDR memory according to the present invention.
도 4는 본 발명에 따른 DDR 메모리의 데이터 얼라인을 위한 타이밍도.4 is a timing diagram for data alignment of a DDR memory according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 신호 분리부 200 : 래치부100: signal separation unit 200: latch unit
300 : 데이터 출력부300: data output unit
본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서, 데이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호를 입력받아, 상기 데이터스트로브 신호의 홀수번째 상승 에지를 검출하는 제1 검출신호, 홀수번째 하강 에지를 검출하는 제2 검출신호와, 상기 데이터스트로브 신호의 짝수번째 상승 에지를 검출하는 제3 검출신호와, 짝수번째 하강 에지를 검출하는 제4 검출신호와를 각각 출력하는 신호분리부; 상기 동작클럭의 라이징에지에 입력되는 다수의 제1 데이터를 상기 제1 검출신호와 상기 제3 검출신호에 교대로 동기시켜 래치하고, 상기 동작클럭의 폴링에지에 입력되는 다수의 제2 데이터를 상기 제2 검출신호와 상기 제4 검출신호에 교대로 동기시켜 래치하는 데이터래치부; 및 상기 데이터래치부에 래치된 데이터를 버퍼링하여 글로벌 입출력 라인으로 출력하는 데이터 출력부를 구비하는 DDR 메모리의 입력 장치를 제공한다.The present invention relates to a synchronous memory device that receives a plurality of data in synchronization with a rising edge and a falling edge of an operation clock, wherein the data strobe signal is clocked at a timing at which data is input and an odd rising edge of the data strobe signal is received. A first detection signal for detecting a signal, a second detection signal for detecting an odd falling edge, a third detection signal for detecting an even rising edge of the data strobe signal, and a fourth detection signal for detecting an even falling edge A signal separator for outputting each and; Latching a plurality of first data input to the rising edge of the operation clock in synchronization with the first detection signal and the third detection signal, and latching a plurality of second data input to the falling edge of the operation clock. A data latch unit configured to alternately synchronize and latch the second detection signal and the fourth detection signal; And a data output unit configured to buffer data latched in the data latch unit and output the buffered data to a global input / output line.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 3은 본 발명의 DDR 메모리의 입력장치의 바람직한 일실시예를 나타낸다.Figure 3 shows a preferred embodiment of the input device of the DDR memory of the present invention.
본 발명은, 데이터 스트로브 신호(DQS)를 인가받아 상기 데이터 스트로브 신호(DQS)의 상승 에지와 하강 에지를 검출하여 상승 에지 검출신호(dsr)와 하강 에지 검출신호(dsf)를 생성하고, 홀수번째 입력된 데이터 스트로브 신호(DQS)의 상승 에지신호인 제1 검출신호(dsr1)와 하강 에지 신호인 제2 검출신호(dsf1)와, 짝수번째 입력된 데이터 스트로브 신호(DQS)의 상승 에지신호인 제3 검출신호(dsr2)와, 하강 에지신호인 제4 검출신호(dsf2)를 각각 출력하는 신호 분리부(100)와, 상기 신호 분리부(100)의 출력에 의하여 외부에서 인가되는 데이터(DQ)중 동작클럭의 라이징클럭에 동기되어 입력되는 제1 데이터는 제1 검출신호(dsr1)와 제3 검출신호(dsr2)에 교대로 동기시켜 래치하고, 동작클럭의 폴링클럭에 동기되어 입력되는 제2 데이터는 제2 검출신호(dsf1)와 제4 검출신호(dsf2)에 교대로 동기시켜 래치하는 데이터래치부(200)와, 데이터래치부(200)의 출력을 버퍼링 한 후 제어신호(strobe)에 의하여 글로벌 입출력 라인(GIO)으로 출력하는 데이터 출력부(300)를 구비한다.The present invention generates a rising edge detection signal dsr and a falling edge detection signal dsf by detecting a rising edge and a falling edge of the data strobe signal DQS by receiving a data strobe signal DQS. A first detection signal dsr1 that is the rising edge signal of the input data strobe signal DQS, a second detection signal dsf1 that is the falling edge signal, and a rising edge signal of the even-numbered input data strobe signal DQS. A signal separation unit 100 for outputting a third detection signal dsr2 and a fourth detection signal dsf2 which is a falling edge signal, and data DQ applied externally by the output of the signal separation unit 100; The first data input in synchronization with the rising clock of the operation clock is alternately synchronized with the first detection signal dsr1 and the third detection signal dsr2 and latched, and the second data is input in synchronization with the falling clock of the operation clock. The data includes the second detection signal dsf1 and the fourth detection signal d. The data latch unit 200 alternately synchronizes with the sf2) and the data output unit 300 buffers the output of the data latch unit 200 and outputs the buffered output to the global input / output line GIO by a control signal. ).
구체적으로, 데이터래치부(200)는 외부에서 인가되는 홀수번째 동작클럭 구간에 입력되는 데이터를 버퍼링하는 제1 입력버퍼(210a)와, 제1 검출신호(dsr1)에 의하여 상기 제1 입력버퍼(210a)의 출력을 래치하는 제1 래치(220a)와, 제2 검출신호(dsf1)에 의하여 상기 제1 입력버퍼(210a)의 출력을 래치하는 제2 래치(230a)와, 외부에서 인가되는 짝수번째의 동작클럭 구간에 입력되는 데이터를 버퍼링하는 제2 입력버퍼(210b)와, 제3 검출신호(dsr2)에 의하여 상기 제2 입력버퍼(210b)의 출력을 래치하는 제3 래치(220b)와, 제4 검출신호(dsf2)에 의하여 상기 제2 입력버퍼(210b)의 출력을 래치하는 제4 래치(230b)와, 상기 제1 래치(220a)의 출력을 일정시간 딜레이 시켜 상기 제2 래치(230a)의 출력과의 시간차를 보정하는 제1 패스 게이트(240a)와, 상기 제3 래치(220b)의 출력을 일정시간 딜레이 시켜 상기 제4 래치(230b)의 출력과의 시간차를 보정하는 제2 패스 게이트(240b)를 포함하여 구성된다.In detail, the data latch unit 200 includes a first input buffer 210a for buffering data input in an odd-numbered operation clock section applied from the outside, and the first input buffer (dsr1). A first latch 220a for latching the output of 210a, a second latch 230a for latching the output of the first input buffer 210a by a second detection signal dsf1, and an even number applied externally A second input buffer 210b for buffering data input in the first operation clock section, a third latch 220b for latching the output of the second input buffer 210b by a third detection signal dsr2, and The second latch 230b latches the output of the second input buffer 210b according to a fourth detection signal dsf2, and the output of the first latch 220a is delayed for a predetermined time so that the second latch ( The first pass gate 240a for correcting the time difference with the output of 230a and the output of the third latch 220b are delayed for a predetermined time. By is configured to include a second pass-gate (240b) for correcting the time difference between the output of the fourth latch (230b).
도 3과 도 4를 참조하여 본 발명의 동작을 상세히 설명하기로 한다.The operation of the present invention will be described in detail with reference to FIGS. 3 and 4.
먼저, 상기 신호 분리부(100)는 데이터 스트로브 신호(DQS)를 인가받아 상기 데이터 스트로브 신호의 상승에지와 하강 에지를 검출하는데, 입력된 데이터 스트로브 신호(DQS)가 홀수번째인지 짝수번째 인지를 판단하여 홀수번째 상승에지와 하강에지에 각각 동기된 신호인 제1 및 제2 검출신호(dsr1, dsf1)와 짝수번째 상승에지와 하강에지에 각각 동기된 신호인 제3 및 제4 검출신호(dsr2, dsf2)를 각각 출력한다.First, the signal separator 100 receives a data strobe signal DQS to detect rising edges and falling edges of the data strobe signal, and determines whether the input data strobe signal DQS is odd or even. Thus, the first and second detection signals dsr1 and dsf1, which are signals synchronized to the odd rising edge and the falling edge, respectively, and the third and fourth detection signals dsr2, which are signals synchronized to the even rising edge and the falling edge, respectively. output dsf2) respectively.
다음으로, 홀수번째 데이터 스트로브 신호(DQS)가 입력되면, 상기 신호 분리부(100)는 상승 에지를 먼저 검출하여 제1 검출신호(dsr1)를 제1 래치(220a)로 전송하고, 다음으로 하강 에지 검출신호인 제2 검출신호(dsf1)를 검출하여 제2 래치(230a)로 전송한다.Next, when the odd-numbered data strobe signal DQS is input, the signal separation unit 100 detects the rising edge first, transmits the first detection signal dsr1 to the first latch 220a, and then descends. The second detection signal dsf1, which is an edge detection signal, is detected and transmitted to the second latch 230a.
다음으로, 상기 홀수번째 데이터 스트로브 신호(DQS)가 인가된후 짝수번째 데이터 스트로브 신호(DQS)가 인가되면 상기 신호 분리부(100)는 상승 에지를 먼저 검출하게 되어 상승 에지 검출신호인 제3 검출신호(dsr2)와 이어서 하강 에지 검출신호인 제4 검출신호(dsf2)를 검출하여 제3 검출신호(dsr2)는 제3 래치(220b)로 전송하고 제4 검출신호(dsf2)는 제4 래치(230b)로 전송한다.Next, when the even-numbered data strobe signal DQS is applied after the odd-numbered data strobe signal DQS is applied, the signal separation unit 100 detects the rising edge first to detect the third rising edge detection signal. The fourth detection signal dsr2 is transmitted to the third latch 220b by detecting the signal dsr2 and the fourth detection signal dsf2 which is the falling edge detection signal, and the fourth detection signal dsf2 is transferred to the fourth latch ( 230b).
즉, 상기 신호 분리부(100)에서는 제1 내지 제4 검출신호(dsr1, dsf1, dsr2, dsf2)의 순서로 검출신호가 출력된다.That is, the signal separation unit 100 outputs detection signals in the order of the first to fourth detection signals dsr1, dsf1, dsr2, and dsf2.
다음으로, 상기 신호 분리부(100)에서 순서대로 출력되는 검출신호에 따라서 제1 래치(220a), 제2 래치(230a) 제3 래치(220b) 제4 래치(230b)가 차례로 활성화 되어 상기 제1 래치(220a)와 제2 래치(230a)는 제1 입력버퍼(210a)에 의해 버퍼링되는 제1 데이터와 제2 데이터를 교대로 입력받아 래치시키고, 상기 제3 래치(220b)와 제4 래치(230b)는 상기 제2 입력버퍼(210b)에 의해 버퍼링되는 제1 데이터와 제2 데이터를 교대로 입력받아 래치시킨다.Next, the first latch 220a, the second latch 230a, the third latch 220b, and the fourth latch 230b are sequentially activated according to the detection signals sequentially output from the signal separation unit 100. The first latch 220a and the second latch 230a alternately receive and latch the first data and the second data buffered by the first input buffer 210a, and the third latch 220b and the fourth latch. 230b alternately receives and latches the first data and the second data buffered by the second input buffer 210b.
마지막으로, 상기 제1 래치(220a)의 데이터는 제2 래치부(230a)에서 출력되는 데이터와의 타이밍을 맞추기 위해 패스 게이트(240a)에서 일정시간 딜레이 되며, 상기 제1 래치(220a)의 데이터와 제2 래치(230a)의 데이터는 글로벌 입출력 라인 버퍼(310)에서 버퍼링 된후 글로벌 입출력 라인(GIO)으로 전송되며, 상기 제3 래치와 제4 래치 또한 상기 제1 래치와 제2 래치의 동작과 동일하다.Finally, the data of the first latch 220a is delayed for a predetermined time at the pass gate 240a to match the timing of the data output from the second latch unit 230a, and the data of the first latch 220a. The data of the second latch 230a and the second latch 230a are buffered in the global input / output line buffer 310 and then transmitted to the global input / output line GIO. The third latch and the fourth latch may also be operated by the operation of the first latch and the second latch. same.
도 4를 참조하여 상기의 DDR 메모리의 얼라인 타이밍을 살펴보도록 한다.The alignment timing of the DDR memory will be described with reference to FIG. 4.
종래의 DDR 메모리의 경우 하나의 클럭 시간동안(1 tCK) 두개의 데이터가 출력되어야 하였으나 본 발명에서는 상기한 바와같이 데이터 스트로브 신호(DQS)를 홀수번과 짝수번으로 나누어 처리함으로서 제1 글로벌 입출력 라인 버퍼(310)에서 출력되는 데이터의 폭이 종래에 비하여 2배로 증가하였다.In the conventional DDR memory, two data should be output for one clock time (1 tCK). However, in the present invention, as described above, the data strobe signal DQS is divided into odd and even numbers to process the first global input / output line. The width of the data output from the buffer 310 has doubled as compared with the related art.
상기 데이터 스트로브 신호(DQS)는 커맨드(읽기 또는 쓰기)가 입력된후 0.75 ×tCK ∼ 1.25 ×tCK(clock cycle time) 사이에 입력된다.The data strobe signal DQS is input between 0.75 x tCK and 1.25 x tCK (clock cycle time) after a command (read or write) is input.
상기 데이터 스트로브 신호(DQS)에 의하여 래치된 데이터가 0.75 ×tCK 딜레이 되어 나타나는 경우와 래치된 데이터가 1.25 ×tCK 딜레이 되어 나타나는 경우에 상기 래치된 데이터가 상기 제어신호(strobe)에 의하여 데이터 출력부(300)에 있는 제1 글로벌 입출력 라인 버퍼(310)에서 글로벌 입출력 라인(GIO)으로 출력되는 시점은 래치된 데이터가 0.75 ×tCK 딜레이 될때와 1.25 ×tCK 딜레이 될때 공동으로 겹치는 부분이어야 한다.When the data latched by the data strobe signal DQS appears to be 0.75 × tCK delayed and when the latched data appears to be 1.25 × tCK delayed, the latched data is displayed by the control signal strobe. The time point output from the first global input / output line buffer 310 to the global input / output line GIO at 300 may be a portion overlapping when the latched data is 0.75 × tCK delay and 1.25 × tCK delay.
여기서, 입력되는 데이터 스트로브 신호(DQS)가 종래와 동일 하더라도 본 발명에서는 4개의 래치를 사용하여 입력되는 데이터 스트로브 신호(DQS)를 순서대로 배분하여 처리한후 출력 함으로서 각각의 래치에서 출력되는 펄스의 폭이 종래에 비하여 매우 넓어도 되는 장점이 있다.Here, although the input data strobe signal (DQS) is the same as in the prior art, in the present invention, the data strobe signal (DQS) is inputted by using four latches in order to process and output the pulses output from each latch. There is an advantage that the width may be very wide compared to the conventional.
따라서, 도 4의 구간 ⓛ'에서만 제어신호(strobe)가 활성화 되는 시점이 되므로 상기 제어신호(strobe)는 1.5 ×tCK의 범위 내에서 나타나게 된다.Therefore, since the control signal strobe is activated only in the section ′ 'of FIG. 4, the control signal strobe appears within a range of 1.5 × tCK.
그러므로, 상기 글로벌 입출력 라인 버퍼(310)의 출력을 얼라인 하는 제어신호(strobe)는 데이터 얼라인을 하는데 제어신호(strobe)를 중심으로 앞쪽으로 0.75 ×tCK의 마진을 가지고 뒤쪽으로도 0.75 ×tCK의 마진을 갖게 된다.Therefore, the control signal strobe for aligning the output of the global input / output line buffer 310 performs data aligning, with a margin of 0.75 × tCK toward the front centering on the control signal strobe and 0.75 × tCK backwards. You will have a margin of.
이는 종래의 DDR 메모리의 입력장치가 0.25 ×tCK의 마진을 갖는것과 비교하여 데이터 얼라인을 위한 제어신호(strobe)의 마진폭이 3배가 되는것을 뜻한다.This means that the margin width of the control signal (strobe) for data alignment is tripled, compared with the conventional DDR memory input device having a margin of 0.25 x tCK.
따라서, DDR 메모리의 동작 주파수가 상승하게 되어도 충분한 마진을 가지고 데이터 얼라인 동작을 수행할수 있게되어 DDR 메모리의 동작 안정성을 높일수 있게 된다.Therefore, even if the operating frequency of the DDR memory is increased, it is possible to perform data align operation with sufficient margin, thereby improving the operational stability of the DDR memory.
본 발명은 상기한 바와같이 입력되는 데이터 스트로브 신호(DQS)의 상승 에지와 하강 에지를 검출하는 신호를 다수의 래치에 순서대로 배분하여 처리함으로서 DDR 메모리의 동작 주파수가 증가하여도 데이터 얼라인을 위한 마진을 충분히 확보하여 DDR 메모리의 동작 안정성을 극대화 하였다.The present invention distributes and processes the signals for detecting the rising edge and the falling edge of the input data strobe signal DQS in order to a plurality of latches as described above, so that the data alignment can be performed even if the operating frequency of the DDR memory increases. The margin is secured enough to maximize the operation stability of DDR memory.
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