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KR100431315B1 - 반도체패키지및그제조방법 - Google Patents

반도체패키지및그제조방법 Download PDF

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KR100431315B1 KR1019970027649A KR19970027649A KR100431315B1 KR 100431315 B1 KR100431315 B1 KR 100431315B1 KR 1019970027649 A KR1019970027649 A KR 1019970027649A KR 19970027649 A KR19970027649 A KR 19970027649A KR 100431315 B1 KR100431315 B1 KR 100431315B1
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Abstract

본 발명은 칩 사이즈를 갖는 반도체 패키지 및 그 제조방법이 개시된다.
개시된 본 발명은, 다수개의 전극 패드가 구비된 반도체 칩, 상기 반도체 칩의 양측 상단에 부착되고, 좌우 대칭된 "L"자형 구조를 갖는 리드 프레임, 상기 전극 패드와 리드 프레임을 연결하는 와이어, 상기 리드 프레임으로 둘러싸여진 칩 상부 공간을 밀봉하는 밀봉 수단, 및 상기 리드 프레임 최상단에 부착되는 도전성 범프를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법.
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는, 칩 사이즈 패키지(chip size package: 이하 CSP)에 관한 것이다.
일반적으로, 가전 제품의 소형화 추세에 따라, 반도체 베어(bare) 칩과 거의 비슷한 크기의 소형 패키지가 요구된다.
도 1은 CSP 패키지의 일예를 도시한 것이다.
도면에서, 도면 부호 1은 반도체 칩이고, 2는 반도체 칩(1)상에 배열된 전극 패드들이고, 3은 인쇄 회로 기판과 접착될 외부 범프이다. 또한, 도면 부호 4는 외부 범프(3)와 전극 패드(2)간을 연결하는 전도성 패턴이고, 5는 상기 칩(1)을 감싸는 봉지체이다.
도면에서와 같이, CSP 패키지(10)는, 다수개의 전극 패드(2)를 구비하는 칩(1)상에 외부로 돌출된 형태로 부착된 전도성 범프(3)와, 칩(1)상의 전극 패드(2)들과 범프(3)를 연결하는 전도성 패턴(4) 예를들어, 전도성 테이프 및, 반도체 칩(1)를 감싸는 봉지체(5)로 구성된다.
이때, 외부 범프(3)는 봉지체(5) 상부로 돌출되어, 외부로 노출된다. 또한 전도성 패턴(4)는 일반적인 플라스틱 패키지에서 와이어의 역할을 한다.
이러한 CSP 패키지는, 외부로 신호의 전달체계를 이루는 리드 프레임 대신에 적은 면적을 차지하는 전도성 범프(2)가 구비되고, 리드 프레임과 전극 패드(2)간을 연결하는 와이어 대신 점유 면적이 적은 전도성 패턴(4)이 구비되므로써, 패키지의 높이 및 폭을 줄일 수 있다.
그러나, 상기와 같은 종래의 CSP 패키지는 구조적으로는 매우 간단하지만, 제작 공정이 복잡하고, 상기 범프(3)와 전극 패드(2)를 연결하는 전도성 패턴(4) 즉, 전도성 테이프를 칩(11)상에 성형하기 어렵다는 단점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 안출된것으로, 제조 공정이 단순하면서도 칩 사이즈에 가까운 크기를 얻을 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 상기한 반도체 패키지의 제조방법을 제공하는 것이다.
도 1은 종래의 칩 크기의 패키지의 사시도.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 칩 12 : 전극 패드
13a,13b : 리드 프레임 14 : 접착제
15 : 와이어 16 : 수지 물질
17 : 솔더 볼 18 : 캡
20 : 패키지
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 다수개의 전극 패드가 구비된 반도체 칩; 상기 반도체 칩의 양측 상단에 부착되고, 좌우 대칭된 "L"자형 구조를 갖는 리드 프레임; 상기 전극 패드와 리드 프레임을 연결하는 와이어; 상기 리드 프레임으로 둘러싸여진 칩 상부 공간을 밀봉하는 밀봉 수단; 및 상기 리드 프레임 최상단에 부착되는 도전성 범프를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 다수개의 전극 패드를 구비한 반도체 칩의 양측에 "L"자형으로 된 리드 프레임을 부착하는 단계; 상기 리드 프레임과 상기 반도체 칩의 전극 패드를 와이어 본딩하는 단계; 상기 리드 프레임으로 둘러싸여진 칩 상부의 공간을 밀봉하는 단계; 상기 리드 프레임 최상단에 도전성 범프를 부착하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 칩의 양측 상단에 좌우 대칭된 "L" 자형 구조의 리드 프레임이 부착되고, 이 리드 프레임으로 둘러싸여진 칩 상부의 공간이 밀봉되어, 칩 측면으로의 확장이 없는 칩 크기의 패키지를 형성하게 된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
먼저, 도 2를 참조하여, 본 발명에 따른 반도체 패키지는, 집적회로가 형성되고 표면에 전극 패드(12)들이 배열된 반도체 칩(11) 상부에, 반도체 칩(11)의 중앙을 기준으로 양측 상부에 좌우 대칭된 "L"자형 구조로 된 한 쌍의 리드 프레임(13a,13b)이 접착제(14)에 의하여 부착된다. 이때, 상기 "L"자형의 수직 부분은 반도체 칩(11)의 가장 자리면과 일치되도록 설치됨이 바람직하다.
여기서, 상기 반도체 칩(11)의 배면에는, 패키지 제작시 칩(11)을 지지하기 위한 지지용 테이프(도시되지 않음)가 부착될 수 있다.
이때, 상기 "L"자형 구조를 지닌 리드 프레임(13a,13b)은, 제작시에는 좌우 대칭된 "Z" 자 구조로 형성된 후, 공정 진행중에 Z자 상단이 제거되어, "L"자형을 취하게 된다. 따라서, 리드 프레임(13a,13b)의 높이를 공정자가 임의로 조절 가능하다.
상기 리드 프레임(13a,13b)의 소정 부분과 반도체 칩(11) 상의 전극 패드(12)는 와이어(15)에 의하여 본딩된다.
양측 리드 프레임(13a,13b)으로 둘러싸여진 반도체 칩(11) 상부 공간에, 수지물질(16)이 매립되어, 패키지(20)가 완성된다.
패키지(20)에 외부 신호를 인가하기 위하여, 리드 프레임(13a,13b) 최상단에 외부 단자용 도전성 범프 예를 들어, 솔더 볼(17)이 부착된다.
이러한 구성을 갖는 반도체 패키지는, L자형의 리드 프레임(13a,13b)을 반도체 칩(11)에 부착하는 다이 본딩 공정, 리드 프레임(13a,13b)과 전극 패드(12)를 전기적 접속하는 와이어 본딩 공정, 수지 물질(16)로 리드 프레임(13a,13b)으로 한정된 공간을 충진하는 몰딩 공정, 및 솔더 볼(17)을 리드 프레임(13a,13b) 상에 접착시키는 외부 범프 부착 공정의 4 스텝만으로 패키지가 형성된다. 따라서, 종래의 플라스틱 패키지의 제조 공정(다이 본딩→와이어 본딩→몰딩 공정→트림 공정→포밍 공정→외부 단자 부착 공정)보다 1스텝 이상의 공정을 줄일 수 있다.
또한, 복잡한 공정으로 형성되는 전도성 패턴의 형성 대신, 공지의 와이어 본딩 공정을 이용하면서도 칩 크기를 갖는 패키지를 형성하게 되므로, 공정의 단순화를 이룰 수 있다.
또한, 리드 프레임의 높이를 임의로 조절할 수 있어, 칩 사이즈를 줄일 수 있다.
더불어, 리드 프레임(13a,13b)으로 둘러싸여진 칩(11) 상부 공간에만 수지 물질(16)이 매립되므로, 종래의 플라스틱 패키지(칩 상,하부가 수지 물질로 둘러싸인 구조) 보다 워피지(warpage) 특성이 우수하다.
도 3은 본 발명의 다른 실시예를 설명하기 위한 도면으로, 본 실시예는 리드 프레임으로 한정된 칩 상부 공간내에 수지 물질로 충진, 밀봉하지 않고, 상기 리드 프레임(13a,13b)의 최상에, 칩(11) 상부 공간이 밀봉되도록 세라믹 캡(18)이 삽입 고정된다. 따라서, 패키지(20)를 완성한다.
이와같이, 본 발명에 따른 패키지는, 수지충진을 하지 않고도, 용이하게 밀봉시킬 수 있는 장점이 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 칩의 양측 상단에 좌우 대칭된 "L" 자형 구조의 리드 프레임이 부착되고, 이 리드 프레임으로 둘러싸여진 칩 상부의 공간이 밀봉되어, 칩 측면으로의 확장이 없는 칩 크기의 패키지를 형성하게 된다.
또한, 본 발명은 기존의 플라스틱 패키지 공정보다 제조 공정이 단순화되어, 제조 단가가 감소된다.
더욱이, 칩 상부 공간만이 수지 밀봉 또는 캡에 의하여 밀봉되므로, 워피지 특성이 개선된다.
또한, 리드 프레임의 높이 조절이 가능하여 박형화된 패키지를 형성할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 다수개의 전극 패드가 구비된 반도체 칩; 상기 반도체 칩의 양측 상단에 부착되고, 좌우 대칭된 "L"자형 구조를 갖는 한 쌍의 리드 프레임; 상기 전극 패드와 리드 프레임을 연결하는 와이어; 및 상기 리드 프레임의 최상단에 부착된 도전성 범프를 포함한 반도체 패키지에 있어서,
    상기 리드 프레임 내부에 상기 칩 상부 공간을 밀봉되도록 삽입 고정되는 세라믹 캡을 구비한 것을 특징으로 하는 반도체 패키지.
  2. 다수개의 전극 패드를 구비한 반도체 칩의 양측 상단에 "L"자형으로 된 리드 프레임을 부착하는 단계;
    상기 리드 프레임과 상기 반도체 칩의 전극 패드를 와이어 본딩하는 단계;
    상기 리드 프레임으로 둘러싸여진 칩 상부의 공간을 밀봉하는 단계;
    상기 리드 프레임 내부에 상기 칩 상부 공간을 밀봉되도록 세라믹 캡을 삽입고정시키는 단계;
    상기 리드 프레임 최상단에 도전성 범프를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. 제 2 항에 있어서, 상기 범프는 솔더 볼인 것을 특징으로 하는 반도체 패키지의 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521154A (en) * 1978-08-03 1980-02-15 Ngk Insulators Ltd Ceramic package
US5471088A (en) * 1992-11-07 1995-11-28 Goldstar Electron Co., Ltd. Semiconductor package and method for manufacturing the same
JPH08125066A (ja) * 1994-10-26 1996-05-17 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられるリードフレーム、及び樹脂封止型半導体装置の製造方法
JPH0992775A (ja) * 1995-09-22 1997-04-04 Hitachi Cable Ltd 半導体装置
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521154A (en) * 1978-08-03 1980-02-15 Ngk Insulators Ltd Ceramic package
US5471088A (en) * 1992-11-07 1995-11-28 Goldstar Electron Co., Ltd. Semiconductor package and method for manufacturing the same
JPH08125066A (ja) * 1994-10-26 1996-05-17 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられるリードフレーム、及び樹脂封止型半導体装置の製造方法
JPH0992775A (ja) * 1995-09-22 1997-04-04 Hitachi Cable Ltd 半導体装置
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration

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