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KR100430455B1 - 출력 인터페이스 회로 - Google Patents

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KR100430455B1
KR100430455B1 KR10-2001-0051696A KR20010051696A KR100430455B1 KR 100430455 B1 KR100430455 B1 KR 100430455B1 KR 20010051696 A KR20010051696 A KR 20010051696A KR 100430455 B1 KR100430455 B1 KR 100430455B1
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South Korea
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supply voltage
signal
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코하마다히로유키
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엔이씨 일렉트로닉스 코포레이션
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Abstract

외부 전원 전압(VEXT)이 소정의 범위(예를 들면, 5V에서 3.3V 또는 5V 에서 2V) 내에서 변하는 경우에도 칩 크기를 증가시키지 않으면서 빠르고 안정적인 인터페이스 동작을 실현하는 출력 인터페이스 회로가 제공된다. 출력 인터페이스 회로에 있어서, 제 1의 출력 버퍼 회로(3)는 내부 회로(1)의 출력 신호(s1)를 수신하여 제 1의 출력 신호(s3)를 출력한다. 제 2의 출력 버퍼 회로(4)는 내부 회로(1)의 출력 신호(s1)를 수신하여 제 2의 출력 신호(s4)를 출력한다. 출력 레벨 조정 회로(5)는 제 2의 출력 버퍼 회로(4)로부터 출력되는 제 2의 출력 신호(s4)를 수신하고 이렇게 수신된 제 2의 출력 신호의 레벨을 조정하여 레벨 조정된 제 2의 출력 신호에 대응하는 제 3의 출력 신호(s5)를 외부 단자(6)로 출력한다. 제 1의 출력 버퍼 회로(3)는 외부 전원 전압이 상기 외부 전원 전압의 변동 가능 범위 내에서의 소정의 전압값보다 높거나 낮다고 하는 제 1의 관계를 갖는다는 것을 나타내는 제 1의 제어 신호(s7a)에 응답하여 제 1의 출력 신호(s3)를 외부 출력 단자에 출력한다. 제 2의 출력 버퍼 회로(4)는 외부 전원 전압이 상기 제 1의 관계와는 반대인 제 2의 관계를 갖는다는 것을 나타내는 제 2의 제어 신호(s7b)에 응답하여 제 2의 출력 신호(s4)를 출력 레벨 조정 회로에 출력한다.

Description

출력 인터페이스 회로{OUTPUT INTERFACE CIRCUIT}
발명의 배경
발명의 분야
본 발명은 출력 인터페이스 회로에 관한 것으로, 특히 내부 회로(또는 회로들)와 외부 단자 사이에 위치되어 있으며, 내부 회로(또는 회로들)의 출력 신호를 외부 출력 단자로 출력하는/출력할 때 인터페이스 회로로서 사용되는 출력 인터페이스 회로에 관한 것이다.
종래 기술의 설명
최근, 반도체 집적 회로 장치(이하, "LSI"로 칭함) 상에서 전자 소자/부품의 집적도를 증가시키고 그 소비 전력을 감소시키기 위한 요구가 점점 더 강해지고 있다. 이러한 요구를 충족하기 위해서, LSI용 전원 전압을 5V에서 3.3V 또는 2V와 같이 더 낮은 전압으로 낮추기 위한 여러 기술이 개발되어 왔다.
LSI는 일반적으로 외부 디바이스 또는 장치에 내장되기 때문에, LSI는 그 전원 전압을 외부 디바이스/장치로부터 공급받는다. 이 경우, LSI는 5V의 종래의 전압 또는 최근의 3.3V 또는 2V의 전압을 공급받는다. 이것은 외부 디바이스/장치가 내장된 LSI에 어떤 전압의 값을 공급하는냐에 따라 LSI에 대한 전원 전압의 값이 변한다는 것을 의미한다. 이러한 사실을 고려하면, LSI는 5V의 높은 전원 전압뿐만 아니라 3.3V 또는 2V의 낮은 전압에서도 정상적으로 동작하도록 적절한 장치가 마련될 필요가 있다.
최근, LSI의 전원 전압이 3.3V 또는 2V로 설계되어 있는 경우, 5V의 인입 전원 전압을 3.3 또는 2V로 낮추기 위해 LSI의 전원 회로(power supply circuit)에 강압 회로(voltage-lowering circuit)가 종종 마련되어 왔다. 이 경우, 3.3V 또는 2V의 소정의 전원 전압은 LSI에 내장된 강압 회로에 의해 생성된 후, 그 내부 회로로 공급된다.
본 발명에 있어서, LSI 자체 내부에서 생성되고 공급되는 전원 전압(예를 들면, 3.3 또는 2V)은 "내부 전원 전압"으로 칭해지고 LSI 외부에 위치된 외부 디바이스/장치로부터 공급되는 전원 전압(예를 들면, 5V)은 "외부 전원 전압"으로 칭해진다. 또한, LSI 내부에서 "내부 전원 전압"을 생성하기 위한 회로는 "내부 전원회로"로 칭해지고 LSI 외부에 위치된 외부 디바이스/장치에서 "외부 전원 전압"을 생성하기 위한 회로는 "외부 전원 회로"로 칭해진다.
이러한 형태의 몇 몇 종래의 출력 인터페이스 회로는 3.3V 또는 2V의 내부 전원 전압과 5V의 외부 전원 전압 둘 다에서 정상 동작할 수 있다. 이들 회로는 "전압 내성 회로(voltage tolerant circuits)"로 칭해지며, 그 일 예가 도 1에 도시되어 있다.
도 1에서, 종래 기술의 LSI(200)는 소정의 외부 디바이스 또는 장치(도시되지 않음)에 내장된다. 설명의 간략화를 위해 외부 디바이스의 외부 전원 회로(69)만이 도 1에 도시되어 있다.
특히, 종래 기술의 LSI(200)는 그 소정의 기능을 실현하기 위해 여러 내부 회로를 포함한다. 그러나, 간략화를 위해 도 1에는 단지 하나의 내부 회로만이 도면 부호 61로 도시되어 있다. LSI(200)가 그 출력 신호를 출력하기 위한 여러 외부 단자를 실질적으로 포함하지만, 그들 중 단지 하나만이 도면 부호 67로 도 1에 도시되어 있다. 단자(67)는 내부 회로(61)(즉, LSI(200))의 출력 신호(S61)를 도출하기 위해 사용된다. LSI(200)는 종래 기술의 출력 인터페이스 회로(62)와 내부 전원 회로(68)를 더 포함한다.
출력 인터페이스 회로(62)는 내부 회로(61)와 외부 출력 단자(67) 사이에서 소정의 인터페이스 기능을 제공한다. 내부 전원 회로(68)는 소정의 내부 전원 전압(VINT(=3.3V))을 내부 회로(61)와 출력 인터페이스 회로(62)를 포함하는LSI(200)의 내부로 공급한다.
외부 장치에 내장된 외부 전원 회로(69)는 LSI(200)의 외부에 위치된다. 상기 회로(69)는 소정의 외부 전원 전압(VINT(5V 또는 3.3V))을 출력 인터페이스 회로(62)를 포함하는 LSI(200)의 내부에 공급한다.
출력 인터페이스 회로(62)는 5V의 전원 전압에서 최적으로 동작하는 5V-시스템 출력 버퍼 회로(63)와 3.3V의 전원 전압에서 최적으로 동작하는 3.3V-시스템 출력 버퍼 회로(64)를 포함한다. 이들 두 버퍼 회로(63 및 64)는 외부 전원 회로(69)에 의해 공급되는 외부 전원 전압(VEXT)의 현재의 값(5V 또는 3.3V)에 따라 교대적으로 활성화 또는 사용된다.
내부 회로(61)는 내부 전원 회로(68)로부터 내부 전원 전압(VINT)(3.3V)을 공급받는다. 5V-시스템 출력 버퍼 회로(63)는 외부 전원 회로(69)로부터 외부 전원 전압(VEXT)(5V 또는 3.3V)을 공급받고 내부 전원 전압(VINT)(3.3V)을 내부 전원 회로(68)로부터 공급받는다. 3.3V-시스템 출력 버퍼 회로(64)는 스위치(65)를 통해 외부 전원 전압(VEXT)(5V 또는 3.3V) 또는 내부 전원 전압(VINT)(3.3V)을 공급받는다.
내부 회로(61)의 출력 신호(S61)는 5V-시스템 출력 버퍼 회로(63)와 3.3V-시스템 출력 버퍼 회로(64) 둘 다에 인가된다. 상기 신호(S61)에 응답하여, 5V-시스템 및 3.3V-시스템 출력 버퍼 회로(63 및 64)는 그들의 출력 신호(S63 및 S64)를 각각 출력한다. 상기 신호(S63 및 S64)의 하나는 스위치(66)를 통해 외부 출력 단자(67)로 전송된다.
5V-시스템 출력 버퍼 회로(63)를 구성하는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistors)는 3.3V-시스템 출력 버퍼 회로(64)를 구성하는 MOSFET와 그 특성에서 상이하다. 구체적으로는, 상기 회로(63)에 인가되는 최대 전원 전압은 상기 회로(64)에 인가되는 최대 전원 전압보다 더 크다. 따라서, 상기 회로(63)의 MOSFET의 게이트 절연체 두께는 상기 회로(64)의 MOSFET의 게이트 절연체 두께보다 더 크며, 동시에, 상기 회로(63)의 MOSFET의 논리 임계값도 상기 회로(64)의 MOSFET의 논리 임계값보다 더 높다.
특성 차이로 인해, 외부 전원 전압(VEXT)이 5V인 경우, 스위치(S66)는 5V-시스템 출력 버퍼 회로(63)를 외부 출력 단자(67)에 접속시키도록 제어되고, 동시에, 스위치(65)는 3.3V-시스템 출력 버퍼 회로(64)를 내부 전원 회로(68)에 접속시키도록 제어된다. 결과적으로, 5V의 외부 전원 전압(VEXT)에서 동작 가능한 회로(63)의 출력 신호(S63)는 출력 단자(67)로부터 도출되어 진다. 3.3V의 내부 전원 전압(VINT)에서 동작 가능한 회로(64)의 출력 신호(S64)는 출력 단자(67)로 전송되지 않는다.
외부 전원 전압(VEXT)이 3.3V인 경우, 스위치(66)는 3.3V-시스템 출력 버퍼 회로(64)를 외부 출력 단자(67)에 접속하도록 제어되고, 동시에, 스위치(65)는 3.3V-시스템 출력 버퍼 회로(64)를 외부 전원 회로(69)에 접속하도록 제어된다. 결과적으로, 3.3V의 외부 전원 전압(VEXT)에서 동작 가능한 회로(64)의 출력 신호(S64)는 출력 단자(67)로부터 도출되어 진다. 회로(63)의 출력 신호(S63)는 출력 단자(67)로 전송되지 않는다. 이것은 3.3V의 외부 전원 전압(VEXT)이 회로(63)로 공급되기 때문이며, 따라서 신호(S63)는 바람직하지 않은 특성을 갖는다.
상기 상술된 바와 같이, 도 1의 종래 기술의 LSI(200)에 의하면, 5V에서 최적으로 동작 가능한 5V-시스템 버퍼 회로(63)의 출력 신호(S63)는 출력 단자(67)로부터 도출된다. 외부 전원 전압(VEXT)이 3.3V인 경우, 3.3V에서 최적으로 동작 가능한 3.3V-시스템 버퍼 회로(64)의 출력 신호(S64)는 출력 단자(67)로부터 도출된다. 따라서, 외부 전원 전압(VEXT)이 5V이든지 또는 3.3V이든지에 상관없이 최적의 인터페이스 동작이 제공된다.
일반적으로 스위치(65 및 66)는 트랜지스터를 사용하지 않고 알루미늄(Al)과 같은 도전성 재료로 이루어진 배선 라인으로 형성된다. 상세하게는, 스위치(65 및 66)는 외부 전원 전압(VEXT)의 값(즉, 5V 또는 3.3V)에 의존하여 배선 라인의 접속을 변경함으로써(즉, 배선 라인에 대한 마스크 패턴을 변경함으로써) 일반적으로 달성된다.
도 1을 참조로 상기 상술된 종래 기술의 출력 인터페이스 회로(62)에서는, 하기와 같은 두 가지 문제점이 존재한다.
첫째, 외부 전원 전압(VEXT)이 5V인 경우, 5V-시스템 출력 버퍼 회로(63)는스위치(66)를 통해 외부 출력 단자(67)에 연결된다. 따라서, 회로(63)는 전압(VEXT)이 5V와 3.3V 사이에서 또는 5V와 2V 사이에서 변하는 경우에도 그 인터페이스 동작을 제공한다. 한편, 상기 상술된 바와 같이, 5V-시스템 회로(63)의 MOSFET의 게이트 절연체 두께가 3.3V-시스템 회로(64)의 MOSFET의 게이트 절연체의 두께보다 더 두껍고 회로(63)의 MOSFET의 논리 임계값이 회로(64)의 MOSFET의 논리 임계값보다 더 높다. 따라서, 전압(VEXT)이 3.3V 또는 2V 근처로 낮아지게 되면, 회로(63)의 출력 신호(S63)의 지연 시간은 갑작스럽게 증가하게 되어, 소정의 안정적이고 빠른 인터페이스 동작을 수행할 수 없게 된다.
예를 들면, 종래 기술의 LSI(200)가 배터리에 의해 구동되는 경우, 외부 전원 전압(VEXT)은 5V와 3.3V 사이에서 또는 5V와 2V 사이에서 변동하게 된다. 이것은 배터리의 설계 출력 전압(5V)이 부하 상태 및/또는 사용의 전체 시간에 의존하여 일반적으로 변동하고 출력 전압이 방전으로 인해 LSI(200)의 동작동안 5V에서 차츰 낮아지기 때문이다.
둘째, 5V 및 3.3V-시스템 출력 버퍼 회로(63 및 64) 사이에서의 스위칭 동작은 요구되는 외부 전원 전압(VEXT)의 값(즉, 5V 또는 3.3V)에 따라 배선 라인의 접속(즉, 마스크 패턴)을 변경함으로써 달성된다. 따라서, 이들 회로(63 및 64)는 접속이 일단 결정된 후 전압(VEXT)의 값 변경에 응답하여 스위칭될 수 없게 된다.
만약 스위치(65 및 66)가 트랜지스터를 사용하여 형성되면, 두 번째 문제점은 해결될 수 있다. 그러나, 이 경우 회로(63 및 64)의 소정의 버퍼 특성을 유지하기 위해서는 트랜지스터의 크기가 상당히 크게 되어야 할 것이다. 다시 말하면, 스위치(65 및 66)의 전체 칩 영역이 회로(63 및 64) 자체의 크기 이상이 될 것이다. 따라서, LSI(200)의 칩 크기 증가라는 다른 문제점이 나타나게 된다.
따라서, 본 발명의 목적은 외부 전원 전압이 소정의 범위(예를 들면, 5V에서 3.3V 또는 5V에서 2V) 내에서 변경되는 경우에도 칩 크기를 전혀 증가시키지 않으면서 소정의 빠르고 안정적인 인터페이스 동작을 달성하는 출력 인터페이스 회로를 제공하는 것이다.
본 발명의 다른 목적은 외부 전원 전압이 내부 전원 전압보다 낮은 경우 현재의 외부 전원 전압을 초과하는 전압이 외부 출력 단자에 인가되는 것을 방지하는 출력 인터페이스 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 고전압(예를 들면, 5V)용 버퍼 회로가 사용되거나 활성화되는 경우 내부 전원 전압을 초과하는 전압이 저전압(예를 들면, 3.3V)용 버퍼 회로에 인가되는 것을 방지하는 출력 인터페이스 회로를 제공하는 것이다.
상기 목적과 구체적으로 언급되지 않은 다른 목적은 하기의 설명을 통해 당업자에게 명확해질 것이다.
본 발명에 따른 출력 인터페이스 회로는:
(a) 내부 회로(1)의 출력 신호(s1)를 수신하여 제 1의 출력 신호(s3)를 출력하는 제 1의 출력 버퍼 회로(3)와;
(b) 상기 내부 회로(1)의 출력 신호(s1)를 수신하여 제 2의 출력 신호(s4)를 출력하는 제 2의 출력 버퍼 회로(4); 및
(c) 상기 제 2의 출력 버퍼 회로에서 출력된 상기 제 2의 출력 신호를 수신하고 이렇게 수신된 상기 제 2의 출력 신호의 레벨을 조정하여 상기 레벨 조정된 제 2의 출력 신호에 대응하는 제 3의 출력 신호(s5)를 외부 출력 단자(6)로 출력하는 출력 레벨 조정 회로(5)를 포함하고,
상기 제 1의 출력 버퍼 회로는 상기 외부 전원 전압의 변동 가능 범위 내에서의 소정의 전압값보다 높거나 낮다고 하는 제 1의 관계를 갖는 외부 전원 전압을 나타내는 제 1의 제어 신호(s7a)에 응답하여 상기 제 1의 출력 신호(s3)를 상기 외부 출력 단자에 출력하며,
상기 제 2의 출력 버퍼 회로는 상기 제 1의 관계와는 반대인 제 2의 관계를 갖는 상기 외부 전원 전압을 나타내는 제 2의 제어 신호(s7b)에 응답하여 상기 제 2의 출력 신호(s4)를 상기 출력 레벨 조정 회로에 출력한다.
본 발명에 따른 출력 인터페이스 회로에 따르면, (a) 내부 회로의 출력 신호를 수신하여 제 1의 출력 신호를 출력하는 제 1의 출력 버퍼 회로와; (b) 상기 내부 회로의 출력 신호를 수신하여 제 2의 출력 신호를 출력하는 제 2의 출력 버퍼 회로; 및 (c) 상기 제 2의 출력 버퍼 회로에서 출력된 상기 제 2의 출력 신호를 수신하고 이렇게 수신된 상기 제 2의 출력 신호의 레벨을 조정하여 상기 레벨 조정된 제 2의 출력 신호에 대응하는 제 3의 출력 신호를 외부 출력 단자로 출력하는 출력 레벨 조정 회로가 제공된다.
또한, 상기 제 1의 출력 버퍼 회로는 상기 외부 전원 전압의 변동 가능 범위 내에서의 소정의 전압값보다 높거나 낮다고 하는 제 1의 관계를 갖는 외부 전원 전압을 나타내는 제 1의 제어 신호에 응답하여 상기 제 1의 출력 신호를 상기 외부 출력 단자에 출력하며, 상기 제 2의 출력 버퍼 회로는 상기 제 1의 관계와는 반대인 제 2의 관계를 갖는 상기 외부 전원 전압을 나타내는 제 2의 제어 신호에 응답하여 상기 제 2의 출력 신호를 상기 출력 레벨 조정 회로에 출력한다.
따라서, 외부 전원 전압이 상기 외부 전원 전압의 변동 가능 범위 내에서의 소정의 전압값보다 높거나 낮다고 하는 제 1의 관계를 가질 때, 제 1의 출력 버퍼 회로는 제 1의 제어 신호에 응답하여 제 1의 출력 신호를 외부 출력 단자로 출력한다. 한편, 외부 전원 전압이 상기 제 1의 관계와는 반대인 제 2의 관계를 가질 때, 제 2의 출력 버퍼 회로는 제 2의 제어 신호에 응답하여 제 2의 출력 신호를 출력 레벨 조정 회로로 출력한다. 그 다음, 출력 레벨 조정 회로는 제 3의 출력 신호를 외부 출력 단자로 출력한다.
결과적으로, 예를 들면, 만약 외부 전원 전압이 소정의 값보다 더 높으면, 내부 회로의 출력 신호에 대응하는 제 1의 출력 신호는 제 1의 출력 버퍼 회로에 의해 외부 출력 단자로 출력된다. 만약 외부 전원 전압이 소정의 값보다 높지 않으면, 내부 회로의 출력 신호에 대응하는 제 2의 출력 신호는 제 2의 출력 버퍼 회로에 의해 외부 출력 단자로 출력된다. 따라서, 레벨 조정된 제 2의 출력 신호에 대응하는 제 3의 출력 신호는 출력 레벨 조정 회로에 의해 외부 출력 단자로 출력된다. 따라서, 외부 전원 전압이 소정의 범위(예를 들면, 5V에서 3.3V 또는 5V에서 2V) 내에서 변하는 경우에도, 소정의 빠르고 안정적인 인터페이스 동작이 달성된다.
또한, 외부 전원 전압의 제 1 또는 제 2의 관계에 따라 제 1 및 제 2의 출력 신호 중 어느 것이 사용되는가 하는 것은 제 1 및 제 2의 제어 신호로 제어된다. 따라서, 제 1의 출력 신호에서 제 2의 출력 신호 또는 그 반대로의 스위칭을 위한 트랜지스터 스위치를 제공할 필요가 없게 된다. 이에 의해 칩 크기 증가의 문제점이 방지된다.
본 발명에 따른 회로의 양호한 실시예에 있어서, 출력 레벨 조정 회로는 외부 전원 전압이 내부 전원 전압보다 낮은 경우 제 3의 출력 신호의 전압 레벨을 외부 전원 전압과 동등하게 하는 기능을 갖는다. 본 실시예에 있어서, 외부 전원 전압이 내부 전원 전압보다 낮은 경우 외부 전원 전압보다 더 높은 전압이 외부 출력 단자로 출력되는 것이 방지되는 부가적인 이점이 있다.
본 발명에 따른 다른 양호한 실시예에 있어서, 출력 레벨 조정 회로는 제 3의 출력 신호의 전압 레벨을 내부 전원 전압보다 낮게 되도록 조정하는 기능을 갖는다. 본 실시예에 있어서, 제 1의 출력 버퍼 회로가 사용되는 경우 내부 전원 전압보다 높은 전압이 제 2의 출력 버퍼 회로에 인가되는 것이 방지되는 부가적인 이점이 있다.
본 발명에 따른 회로의 또 다른 양호한 실시예에 있어서, 제 1의 출력 버퍼 회로에서 출력된 제 1의 출력 신호는 외부 전원 전압과 개략 동일하고 제 2의 출력 버퍼 회로에서 출력된 제 2의 출력 신호는 내부 전원 전압과 개략 동일하다. 본 실시예에 있어서, 출력 레벨 조정 회로에서 출력된 제 3의 출력 전압은 외부 전원 전압과 개략 동일한 것이 바람직하다.
본 발명에 따른 회로의 또 다른 양호한 실시예에 있어서, 제 1 및 제 2의 제어 신호는 외부 전원 전압의 현상태에 대한 데이터를 저장하는 레지스터를 통해 제 1 및 제 2의 출력 버퍼 회로에 각각 전송된다.
본 발명에 따른 회로의 또 다른 양호한 실시예에 있어서, 제 1 및 제 2의 제어 신호는 외부 전원 전압의 상태를 연속적으로 검출하기 위한 전압 검출 회로를 통해 제 1 및 제 2의 출력 버퍼 회로로 각각 전송된다.
도 1은 종래 기술의 출력 인터페이스 회로를 포함하는 종래 기술의 LSI의 주요부를 도시하는 기능적 블록도.
도 2는 본 발명의 제 1의 실시예에 따른 출력 인터페이스 회로를 포함하는 LSI의 주요부를 도시하는 기능적 블록도.
도 3은 도 2의 제 1의 실시예에 따른 출력 인터페이스 회로의 구체적인 회로 구성의 일 예를 도시하는 회로도.
도 4는 외부 전원 전압이 내부 전원 전압보다 높은 경우(즉, VEXT>VINT) 도 2의 제 1의 실시예에 따른 출력 인터페이스 회로의 동작을 도시하는 타이밍도.
도 5는 외부 전원 전압이 내부 전원 전압 이하인 경우(즉, VEXT≤VINT) 도 2의 제 1의 실시예에 따른 출력 인터페이스 회로의 동작을 도시하는 타이밍도.
도 6은 도 1의 종래 기술의 인터페이스 회로와 도 2의 제 1의 실시예에 따른 출력 인터페이스 회로의 외부 전원 전압의 변환에 대한 출력 지연 시간의 변화를 도시하는 타이밍도.
도 7은 본 발명의 제 2의 실시예에 따른 출력 인터페이스 회로를 포함하는 LSI의 주요부를 도시하는 기능적 블록도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 내부 회로
2 : 출력 인터페이스 회로
3 : 5V-시스템 출력 버퍼 회로
4 : 3.3V-시스템 출력 버퍼 회로
5 : 출력 레벨 조정 회로
7 : 외부 전원 상태 레지스터
8 : 내부 전원 회로
9 : 외부 전원 회로
본 발명의 양호한 실시예가 첨부된 도면을 참조하여 하기에 상세히 설명될 것이다.
도 2에 도시된 바와 같이, LSI(100)는 본 발명의 제 1의 실시예에 따른 출력 인터페이스 회로(2)를 포함한다. LSI(100)는 소정의 외부 디바이스 또는 장치(도시되지 않음)에 내장된다. 간략화를 위해 외부 디바이스의 외부 전원 회로(9) 만이 도 2에 도시되어 있다. 외부 디바이스에 내장되며 LSI(100) 외부에 위치된 회로(9)는 소정의 외부 전원 전압(VEXT)을 LSI(100)의 내부로 제공한다.
LSI(100)는 그 소정의 기능을 실현하기 위해 실질적으로 다수의 내부 회로를 구비한다. 그러나, 도 2에는 단지 하나의 내부 회로만이 도면 부호 1로 도시되어 있다. LSI(100)는 그 출력 신호를 출력하기 위한 여러 외부 단자를 포함하지만, 단지 하나의 단자만이 도면 부호 6으로 도 2에 도시되어 있다. 단자(6)는 내부 회로(1)(즉, LSI(100))의 출력 신호(S1)를 도출하기 위해 사용된다. LSI(100)는 제1의 실시예의 출력 인터페이스 회로(2)와, 외부 전원 상태 레지스터(7), 및 내부 전원 회로(8)를 더 포함한다.
출력 인터페이스 회로(2)는 내부 회로(1)와 외부 출력 단자(6) 사이에서 소정의 인터페이스 기능을 제공한다. 외부 전원 상태 레지스터(7)는 외부 전원 전압(VEXT)의 현상태를 나타내는 정보 또는 데이터를 저장한다. 내부 전원 회로(8)는 소정의 내부 전원 전압(VINT)을 내부 회로(1), 레지스터(7), 및 회로(2)를 포함하는 LSI(100)의 내부로 공급한다.
내부 전원 회로(8)에 의해 공급되는 내부 전원 전압(VINT)은 소정의 값(여기서는 3.3V)으로 유지된다. 외부 전원 회로(9)에 의해 공급되는 외부 전원 전압(VEXT)은 소정의 값(여기서는 5V)으로 설정된다. 내부 전원 전압(VINT)과는 달리, 외부 전원 전압(VEXT)은 5V 내지 3.3V의 범위 내에서 변동할 가능성이 있다.
외부 전원 상태 레지스터(7)는 외부 전원 전압(VEXT)의 현상태, 즉 전압(VEXT)의 값이 5V 근처(5V-시스템 전압)인지 또는 3.3V 근처(3.3V-시스템 전압)인지를 나타내는 두 제어 신호(S7a 및 S7b)를 출력한다. 전압(VEXT)이 5V 또는 3.3V와 개략 동일한지에 대한 정보 또는 데이터는 레지스터(7)에 기록되어야 하는데, 이것은 임의의 공지의 방법을 통해 수행된다. 여기서, 전압(VEXT)이 5V 또는 3.3V와 개략 동일한지에 대한 정보는 외부 디바이스로부터 소정의 기록 또는 저장 신호(S7c)를 레지스터(7)에 전송함으로써 레지스터(7)에 기록 또는 저장되는 것이 바람직하다. 그러나, 레지스터(7)가 신호(S7c)의 내용에 따라 신호(S7a 및 S7b)를 출력하는 것이라면 임의의 다른 방법이 사용될 수 있다.
내부 회로(1)는 내부 전원 회로(8)로부터의 내부 전원 전압(VINT)의 인가하에서 동작한다. 레지스터(7)는 회로(8)로부터의 내부 전원 전압(VINT)의 인가하에서 또한 동작한다.
출력 인터페이스 회로(2)의 5V-시스템 출력 버퍼 회로(3)는 내부 및 외부 전원 회로(8 및 9)에 연결된다. 회로(3)는 회로(8)로부터의 내부 전원 전압(VINT) 또는 회로(9)로부터의 외부 전원 전압(VEXT)의 인가하에서 교대적으로 동작한다. 회로(3)는 내부 회로(1)의 출력 신호(S1)를 수신하고 상기 신호(S1)에 대응하는 신호(S3)를 외부 출력 단자(6)에 출력한다. 신호(S3)의 출력 동작은 레지스터(7)로부터 전송되며 5V-시스템 버퍼 회로(3)를 인에이블하기 위한 제어 신호(S7a)에 응답하여 수행된다. 제어 신호(S7a)는 출력 레벨 조정 회로(5)에도 전송된다.
출력 인터페이스 회로(2)의 3.3V-시스템 출력 버퍼 회로(4)는 내부 전원 회로(8)에 연결되고, 외부 전원 회로(9)에는 연결되지 않는다. 상기 회로(4)는 회로(8)로부터의 내부 전원 전압(VINT)의 인가하에서 동작한다. 상기 회로(4)는 내부 회로(1)의 출력 신호(S1)를 수신하고 상기 신호(S1)에 대응하는 신호(S4)를 출력 레벨 조정 회로(5)에 출력한다. 상기 신호(S4)의 출력 동작은 레지스터(7)로부터 전송되며 3.3V-시스템 버퍼 회로(4)를 인에이블하기 위한 제어 신호(S7b)에 응답하여 수행된다.
출력 레벨 조정 회로(5)는 외부 전원 회로(9)에 연결되며, 내부 전원 회로(8)에는 연결되지 않는다. 상기 회로(5)는 회로(9)로부터의 외부 전원 전압(VEXT)의 인가하에서 동작한다. 회로(5)는 3.3V-시스템 버퍼 회로(4)의 출력 신호(S4)를 수신하고 상기 신호(S4)에 대응하는 신호(S5)를 외부 출력 단자(6)로 출력한다.
출력 레벨 조정 회로(5)의 첫 번째 목적은 외부 전원 전압(VEXT)이 내부 전원 전압(VINT(=3.3V)) 이하인 경우 회로(5)의 출력 신호(S5)의 값이 외부 전원 전압(VEXT)의 현재 값을 초과하지 않도록 조정 또는 제어하는 것이다. 회로의 두 번째 목적은 외부 전원 전압(VEXT)이 5V 근처이고, 5V-시스템 버퍼 회로(3)가 내부 회로(1)의 출력 신호(S1)를 외부 출력 단자(6)로 전송하기 위해 활성화 또는 사용되는 경우 외부 전원 전압(VEXT(=5V))이 3.3V-시스템 버퍼 회로(4)의 출력 단자에 인가되는 것을 방지하는 것이다.
외부 전원 상태 레지스터(7)는 외부 전원 전압(VEXT)이 5V-시스템 전압(즉, 5V 또는 그 근처)인 것을 나타내기 위한 제어 신호(S7a) 또는 외부 전원 전압(VEXT)이 3.3V-시스템 전압(즉, 3.3V 또는 그 근처)인 것을 나타내기 위한 제어 신호(S7b)를 상보적으로 출력한다. 다시 말하면, 레지스터(7)는 전압(VEXT)의 현상태또는 값에 응답하여 제어 신호(S7a 또는 S7b)를 교대적으로 출력한다. 결과적으로, 5V-시스템 버퍼 회로(3)의 출력 신호(S3) 또는 출력 레벨 조정 회로(5)의 출력 신호(S5)의 어느 하나가 외부 출력 단자(6)로 전송되고, 그 후, 출력 신호(SOUT)로서 LSI(100)의 외부로 출력된다.
본 발명의 제 1의 실시예에 따른 출력 인터페이스 회로(2)에 의하면, 상기 상술된 바와 같이, 5V-시스템 버퍼 회로(3)는 외부 전원 전압(VEXT)이 5V 근처인 것을 나타내는 제어 신호(S7a)에 응답하여 출력 신호(S3)를 외부 출력 단자(6)로 출력한다. 한편, 3.3V-시스템 출력 버퍼 회로(4)는 외부 전원 전압(VEXT)이 3.3V 근처인 것을 나타내는 제어 신호(S7b)에 응답하여 출력 신호(S4)를 출력 레벨 조정 회로(5)로 출력한다. 그 다음, 출력 레벨 조정 회로(5)는 제어 신호(S7a)에 응답하여 출력 신호(S4)의 레벨 조정된 신호를 출력 신호(S5)로서 출력 단자(6)에 출력한다.
그러므로, 외부 전원 전압(VEXT)이 5V 근처인 경우, 5V-시스템 출력 버퍼 회로(3)의 출력 신호(S5)는 출력 신호(SOUT)로서 외부 출력 단자(6)로부터 도출된다. 외부 전압(VEXT)이 3.3V 근처인 경우, 3.3V-시스템 출력 버퍼 회로(4)의 출력 신호(S4)는 회로(5)에 의한 레벨 조정 후 신호(SOUT)로서 단자(6)로부터 도출된다. 따라서, 외부 전원 전압(VEXT)의 값이 약 5V 내지 약 3.3V의 범위 내에서 변하는 경우에도, 소정의 빠르고 안정적인 인터페이스 동작이 실현된다.
또한, 버퍼 회로(3 및 5)의 출력 신호(S3 및 S5)의 어느 것이 외부 출력 단자(6)로 전송되는가 하는 것은 제어 신호(S7a 또는 S7b)에 의해 자동적으로 제어 또는 스위칭된다. 따라서, 출력 신호(S3 및 S5) 사이를 스위칭하기 위한 트랜지스터 스위치가 불필요하게 된다. 이것은 LSI(100)의 칩 크기가 증가하는 것을 방지한다.
출력 인터페이스 회로의 구체예
도 3은 도 2의 제 1의 실시예에 따른 출력 인터페이스 회로(2)의 구체적인 회로 구성의 일 예를 도시한다.
먼저, 5V-시스템 출력 버퍼 회로(3)의 구성이 하기에 설명된다.
5V-시스템 출력 버퍼 회로(3)는 p 채널측 제어기 회로(31), n 채널측 제어기 회로(32), p 채널측 레벨 시프트 회로(33), n 채널측 레벨 시프트 회로(34), p 채널 MOSFET(35), 및 n 채널 MOSFET(36)을 포함한다. MOSFET(35 및 36)는 상보형 MOS(CMOS) 인버터를 구성한다.
여기서, p 채널측 제어기 회로(31)는 NAND 회로로 구성된다. 회로(31)는 5V-시스템 출력 버퍼 회로(3)로의 입력 신호(즉, 내부 회로(1)로부터의 출력 신호(S1))와 5V-시스템 출력 버퍼 회로(3)를 인에이블하기 위한 제어 신호(S7a)를 수신한다. 그 다음, 회로(31)는 그 출력 신호(S31)를 p 채널측 레벨 시프트 회로(33)로 출력한다. 출력 신호(S31)는 신호(S1 및 S7a) 둘 다가 논리 하이(H) 상태에 있을 때 논리 로우(L)이다. 신호(S31)는 신호(S1 또는 S7a) 중 어느 하나가 논리 L 상태인 경우 논리 H 상태에 있게 된다.
이하, "논리 하이(H) 상태"와 "논리 로우(L) 상태"는 각각 "H 상태"와 "L 상태"로 간단히 칭해질 것이다.
p 채널측 레벨 시프트 회로(33)는 p 채널측 제어기 회로(31)의 출력 신호(S31)를 수신하고 이렇게 수신된 신호(S31)의 레벨을 외부 전원 전압(VEXT)과 동일한 논리 스윙(logic swing)을 갖도록 조정한다. 그 다음, 회로(33)는 신호(S31)의 레벨 조정된 신호를 p 채널 MOSFET(35)의 게이트에 출력 신호(S33)로서 출력한다.
n 채널측 제어기 회로(32)는 NOR 회로로 구성된다. 회로(32)는 내부 회로(1)로부터의 출력 신호(S1)와 제어 신호(S7a)를 수신하고, 그 다음, 출력 신호(S32)를 n 채널측 레벨 시프트 회로(34)에 출력한다. 신호(S32)는 신호(S1)가 H 레벨이거나 신호(S7a)가 L 레벨인 경우, 또는 신호(S1)가 H 레벨이고 신호(S7a)가 L 레벨인 경우 L 레벨로 된다. 신호(S32)는 신호(S1)가 L 레벨에 있고 신호(S7a)가 H 레벨에 있는 경우 H 레벨로 된다.
n 채널측 레벨 시프트 회로(34)는 n 채널측 제어기 회로(32)의 출력 신호(S32)를 수신하고 이렇게 수신된 신호(S32)의 레벨을 외부 전원 전압(VEXT)과 동일한 논리 스윙을 갖도록 조정한다. 그 다음, 회로(34)는 신호(S32)의 레벨 조정된 신호를 출력 신호(S34)로서 n 채널 MOSFET(36)의 게이트로 출력한다.
p 채널 MOSFET(35)의 소스는 외부 전원 전압(VEXT)이 인가되는 전원 라인에 연결된다. n 채널 MOSFET(36)의 소스는 접지 라인에 연결된다. MOSFET(35 및 36)의 드레인은 접속 지점(37)에서 서로 결합되고, 상기 접속 지점(37)으로부터 버퍼 회로(3)의 출력 신호(S3)가 도출된다. MOSFET(35)의 게이트에는 레벨 시프트 회로(33)의 출력 신호(S33)가 제공된다. MOSFET(36)의 게이트에는 레벨 시프트 회로(34)의 출력 신호(S34)가 제공된다.
상기 상술된 바와 같이, p 채널 MOSFET(35)의 소스 및 드레인은 VEXT의 전계 라인과 접속 지점(37)에 각각 연결된다. 따라서, MOSFET(35)는 p 채널측 제어기 회로(31)가 L 상태에 있는 경우에만(즉, 내부 회로(1)의 출력 신호(S1)와 제어 신호(S7a)가 H 상태에 있는 경우에만) 온 되어 온(즉, 도전) 상태로 유지된다.
n 채널 MOSFET(36)의 소스 및 드레인은 접지 라인과 접속 지점(37)에 각각 연결된다. 따라서, MOSFET(36)는 n 채널측 제어기 회로(32)의 출력 신호(S32)가 H 상태인 경우에만(즉, 내부 회로(1)의 출력 신호(S1)가 L 상태이고 제어 신호(S7a)가 H 상태인 경우에만) 온되어 온 상태로 유지된다.
따라서, 출력 신호(S1)와 제어 신호(S7a)가 H 상태인 경우, p 채널 MOSFET(35)는 온 상태로 되고 n 채널 MOSFET(36)는 오프 상태(즉, 차단 상태)로 된다. 이것은 이 상태에서 5V-시스템 버퍼 회로(3)의 출력 신호(S3)가 H 상태에 있고 그 전압 레벨이 외부 전원 전압(VEXT)의 현재 값과 동일하다는 것을 의미한다.
출력 신호(S1)가 L 상태이고 제어 신호(S7a)가 H 상태인 경우, p 채널 MOSFET(35)는 오프되고 n 채널 MOSFET(36)는 온된다. 따라서, 출력 신호(S3)는 L 상태로 되고 그 진폭은 이 상태에서 접지 전위(0V)와 동일하게 된다.
출력 신호(S1)와 제어 신호(S7a) 둘 다가 L 상태인 경우, MOSFET(35 및 36)둘 다는 오프된다. 따라서, 출력 신호(S31)는 이 상태에서 고임피던스(Hi-Z) 상태로 된다.
다음에, 3.3V-시스템 출력 버퍼 회로(4)의 구성이 설명된다.
3.3V-시스템 출력 버퍼 회로(4)는 p 채널측 제어기 회로(41), n 채널측 제어기 회로(42), p 채널 MOSFET(43), 및 n 채널 MOSFET(44)를 포함한다. MOSFET(43 및 44)는 CMOS 인버터를 구성한다.
여기서, p 채널측 제어기 회로(41)는 NAND 회로로 구성된다. 회로(41)는 3.3V-시스템 출력 버퍼 회로(4)로의 입력 신호(즉, 내부 회로(1)로부터의 출력 신호(S1))와 3.3V-시스템 버퍼 회로(4)를 인에이블하기 위한 제어 신호(S7b)를 수신한다. 그 다음, 회로(41)는 그 출력 신호(S41)를 p 채널 MOSFET(43)의 게이트로 출력한다. 출력 신호(S1)와 제어 신호(S7b) 둘 다가 논리 H 상태인 경우 신호(S41)는 논리 L 상태에 있게 된다. 신호(S1) 또는 신호(S7b) 중 어느 하나가 논리 L 상태인 경우 신호(S41)는 H 상태에 있게 된다.
n 채널측 제어기 회로(42)는 NOR 회로로 구성된다. 회로(42)는 3.3V-시스템 버퍼 회로(4)로의 입력 신호(즉, 내부 회로(1)로부터의 출력 신호(S1))와 3.3V-시스템 버퍼 회로(4)를 인에이블하기 위한 제어 신호(S7b)를 수신한다. 그 다음, 회로(42)는 그 출력 신호(S42)를 n 채널 MOSFET(44)의 게이트로 출력한다. 출력 신호(S1)가 H 레벨이거나 또는 제어 신호(S7b)가 L 레벨인 경우, 또는 신호(S1)가 H 레벨이고 신호(S7b)가 L 레벨인 경우 신호(S42)는 L 레벨로 된다. 신호(S1)가 L 레벨이고 신호(S7b)가 H 레벨인 경우 신호(S42)는 H 레벨로 된다.
p 채널 MOSFET(43)의 소스는 접속 지점(46)에서 내부 전원 전압(VINT)이 인가되는 전원 라인에 연결되며, 상기 접속 지점으로부터 내부 전원 전압(VINT)이 도출된다. n 채널 MOSFET(44)의 소스는 접지 라인에 연결된다. MOSFET(43 및 44)의 드레인은 접속 지점(45)에서 서로 결합되고, 상기 접속 지점으로부터 버퍼 회로(4)의 출력 신호(S4)가 도출된다.
상기 상술된 바와 같이, p 채널 MOSFET(43)의 소스 및 드레인은 VINT의 전원 라인과 접속 지점(45)에 각각 연결된다. 따라서, MOSFET(43)는 p 채널측 제어기 회로(41)의 출력 신호(S41)가 L 상태에 있을 때에만, 즉 내부 회로(1)의 출력 신호(S1)와 3.3V-시스템 버퍼 회로(4)용 제어 신호(S7b)가 H 상태에 있을 때에만 온되어 온 상태로 유지된다.
따라서, 출력 신호(S1)와 제어 신호(S7b)가 H 상태인 경우, p 채널 MOSFET(43)는 온되고 n 채널 MOSFET(44)는 오프된다. 이것은 이 상태에서 회로(4)의 출력 신호(S4)가 H 상태이고 그 논리 스윙이 내부 전원 전압(VINT)과 동일하다는 것을 의미한다.
출력 신호(S1)가 L 상태이고 제어 신호(S7b)가 H 상태인 경우, p 채널 MOSFET(43)는 오프되고 n 채널 MOSFET(44)는 온된다. 따라서, 회로(4)의 출력 신호(S4)는 L 상태에 있게 되고 그 진폭은 이 상태에서 접지 전위(=0V)와 동일하게 된다.
출력 신호(S1)와 제어 신호(S7b) 둘 다가 L 상태인 경우, 또는 출력신호(S1)가 H 상태이고 제어 신호(S7b)가 L 상태인 경우, p 채널 및 n 채널 MOSFET(43 및 44)는 오프된다. 따라서, 출력 신호(S1)는 이 상태에서 고임피던스(Hi-Z) 상태에 있게 된다.
5V-시스템 버퍼 회로(3)의 p 채널 MOSFET(35)와 3.3V-시스템 버퍼 회로(4)의 p 채널 MOSFET(43)는 특성이 상이하다. 구체적으로는, MOSFET(35)의 게이트 내전압, 소스-드레인 내전압, 및 논리 임계값이 MOSFET(43)의 것들 보다 더 높다. 이것은 MOSFET(35)에 3.3V의 내부 전원 전압(VINT)보다 더 높은 외부 전원 전압(VEXT)이 인가되기 때문이다. MOSFET(35)는 인가되는 전압(VEXT)을 견뎌내어야 한다. 외부 전원 전압(VEXT)은 대략 5V 및 대략 3.3V 사이에서 변한다. 5V 시스템 버퍼 회로(3)의 n 채널 MOSFET(36)과 3.3V 시스템 버퍼 회로(4)의 n 채널 MOSFET(44)는 동일한 특성 차이를 갖는다.
출력 레벨 조정 회로(5)의 구성이 하기에 설명된다.
출력 레벨 조정 회로(5)는 세 개의 도핑되지 않은 n 채널 MOSFET(51, 52 및 53)와 인버터(54)를 포함한다. 두 MOSFET(52 및 53)와 인버터(54)는 MOSFET(51)의 동작을 제어하기 위해 마련된다.
MOSFET(51)의 드레인은 3.3V-시스템 버퍼 회로(4)의 MOSFET(43 및 44)의 접속 지점(45)에 연결되고, 상기 드레인에 회로(4)의 출력 신호(S4)가 인가된다. MOSFET(51)의 소스는 LSI(100)의 외부 출력 단자(6)에 연결되고, 상기 소스로부터 출력 레벨 시프트 회로(5)의 출력 신호(S5)가 도출된다.
MOSFET(51)의 게이트는 MOSFET(52)를 통해 버퍼 회로(4)의 접속 지점(46)에 연결된다. 따라서, MOSFET(52)가 온 상태인 경우 MOSFET(51)의 게이트에는 내부 전원 전압(VINT)이 인가된다. MOSFET(51)의 게이트는 MOSFET(53)를 통해 외부 전원 전압(VEXT)이 인가되는 전원 라인에 또한 연결된다. 따라서, MOSFET(51)의 게이트에는 MOSFET(53)이 온 상태인 경우 외부 전원 전압(VEXT)이 인가된다.
MOSFET(52)의 드레인은 버퍼 회로(4)의 접속 지점(46)에 연결되고, 상기 드레인으로 내부 전원 전압(VINT)이 인가된다. MOSFET(52)의 소스는 MOSFET(51)의 게이트에 연결되고, 상기 게이트로 회로(3)를 인에이블하기 위한 제어 신호(S7a)가 인가된다. 신호(S7a)가 H 또는 L 상태인 경우 MOSFET(52)는 각각 온 또는 오프 상태로 된다.
MOSFET(53)의 드레인은 외부 전원 전압(VEXT)이 인가되는 전원 라인에 연결된다. MOSFET(53)의 소스는 MOSFET(51)의 게이트에 연결된다. MOSFET(53)의 게이트에는 인버터(54)를 통해 제어 신호(S7a)가 인가된다. 따라서, MOSFET(53)는 MOSFET(52)와는 반대 동작을 수행한다. 구체적으로는, MOSFET(53)는 신호(S7a)가 H 상태일 때 오프되고 신호(S7a)가 L 상태일 때 온된다.
상기 상술된 바와 같이, 제어 신호(S7a)가 H 상태인 경우, MOSFET(52)는 온되고 MOSFET(53)는 오프되기 때문에, MOSFET(51)의 게이트에는 내부 전원 전압(VINT)이 지점(46)을 통해 인가된다. 결과적으로, VINT또는 0의 값을 갖는 출력신호가 MOSFET(51)의 드레인에 인가된다. 이것은 외부 전원 전압(VEXT)이 5V-시스템 전압(즉, 5V 또는 그 근처)의 전압인 경우에도, 3.3V-시스템 버퍼 회로(4)의 출력 단자 또는 지점(45)에 인가되는 전압은 내부 전원 전압(VINT=(3.3V)) 이하로 유지된다는 것을 의미한다.
한편, 제어 신호(S7a)가 L 상태인 경우, MOSFET(52)는 오프되고 MOSFET(53)는 온되기 때문에, MOSFET(51)의 게이트에는 외부 전원 전압(VEXT)이 MOSFET(53)를 통해 인가된다. 결과적으로, 이 경우에도, VINT또는 0의 값을 갖는 출력 신호(S4)가 MOSFET(51)의 드레인에 인가된다. 이것은 버퍼 회로(4)의 출력 단자(45)에 인가되는 전압이 내부 전원 전압(VINT) 이하로 유지된다는 것을 의미한다.
도 3의 출력 인터페이스 회로의 동작
다음에, 도 3의 구성을 갖는 출력 인터페이스 회로(2)의 동작이 도 4 및 도 5에 도시된 타이밍도를 참조하여 하기에 상세히 설명될 것이다.
인터페이스 회로(2)의 동작은 외부 전원 전압(VEXT)이 내부 전원 전압(VINT)보다 높은지(즉, VEXT>VINT) 또는 외부 전원 전압(VEXT)이 내부 전원 전압 이하인지(즉, VEXT≤VINT)에 따라 상이하다. 따라서, 먼저, VEXT>VINT에서의 동작을 도 4를 참조하여 설명하고, 그 다음 VEXT≤VINT에서의 동작을 도 5를 참조하여 설명한다.
V EXT >V INT 에서의 동작
여기서, VEXT=5V이고 VINT=3.3V인 것으로 가정한다(VEXT>VINT의 관계를 만족함). 다른 가정은 다음과 같다:
내부 회로(1)의 출력 신호(S1)는 시각(t0) 이전에 L 레벨(즉, 논리 L 상태)이고, t1의 시각에서 H 레벨(즉, 논리 H 상태)로 되며 t1에 후속하는 t2의 시각에서 다시 L 레벨로 된다. t0의 시각 이전에 제어 신호(S1, S7a, 및 S7b)는 L 레벨이다. 상기 신호(S1, S7a, 및 S7b)는 3.3V의 동일한 진폭(즉, 동일한 논리 스윙)을 갖는다.
5V의 외부 전원 전압(VEXT)이 LSI(100)에 인가되면, 전압(VEXT)의 현재의 값 또는 상태가 5V-시스템 전압의 전압이라는 사실을 나타내는 정보 또는 데이터는 공지의 방법에 의해 전송되어 외부 전원 상태 레지스터(7)에 저장된다. 5V-시스템 버퍼 회로(3)용 제어 신호(S7a)는 t0의 시각에서 H 레벨로 설정된다. 이 때, 3.3V-시스템 버퍼 회로(4)용 제어 신호(S7b)는 L 레벨로 설정되고, 그 후 동일한 상태가 변경되지 않고 유지된다.
따라서, 5V-시스템 출력 버퍼 회로(3)에서는, t0의 시각에서 p 채널측 제어기 회로(31)의 출력 신호(S31)는 H 레벨로 유지되고 n 채널측 제어기 회로(32)의 출력 신호(S32)는 L 레벨에서 H 레벨로 전환된다. 신호(S31 및 S32)의 논리 스윙(진폭)이 둘 다 3.3V이기 때문에, 외부 전원 전압(VEXT(=5V))에 대해 MOSFET(35 및 36)를 스위칭하기에는 불충분하다. 따라서, p 채널측 및 n 채널측 레벨 시프트 회로(33 및 34)는 신호(S31 및 S32)를 각각 증폭하여, 신호(S31 및 S32)의 진폭을 증가시킨다. 이렇게 하여, 회로(33 및 34)는 5V의 진폭을 갖는 그들의 출력 신호(S33 및 S34)를 각각 출력한다. 이 때문에, t0의 시각에서, p 채널 MOSFET(35)는 오프되고 동시에 n 채널 MOSFET(36)는 온되어, 버퍼 회로(3)의 출력 신호(S3)를 Hi-Z 상태에서 L 레벨로 전환시키게 된다.
한편, 3.3V-시스템 출력 버퍼 회로(4)에 있어서는, t0의 시각 이전 및 이후에 제어 신호(S7b)가 L 레벨로 유지된다. 따라서, p 채널측 제어기 회로(41)의 출력 신호(S41)는 H 레벨로 유지되고 동시에 n 채널측 제어기 회로(42)의 출력 신호(S42)는 L 레벨로 유지된다. 이것은 t0의 시각에서 p 채널 및 n 채널 MOSFET(43 및 44)가 오프되어, 버퍼 회로(4)의 출력 신호(S4)가 Hi-Z 상태로 유지된다는 것을 의미한다.
출력 레벨 조정 회로(5)에 있어서, 제어 신호(S7a)가 t0의 시각에서 H 레벨로 되기 때문에, n 채널의 도핑되지 않은 MOSFET(52)는 온되고 동시에 n 채널의 도핑되지 않은 MOSFET(53)는 오프된다. 따라서, n 채널의 도핑되지 않은 MOSFET(51)의 게이트 전압(VG51)은 내부 전원 전압(VINT(=3.3V))으로 유지된다.
또한, MOSFET(51)의 드레인 전압(VD51)(즉, 3.3V-시스템 버퍼 회로(4)의 출력 신호(S4))은 Hi-Z 상태에서 L 레벨로 된다. 유사하게, MOSFET(51)의 소스 전압(VS51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 Hi-Z 상태에서 L 레벨로된다.
계속해서, t1의 시각에서, 입력 신호(S1)는 L 레벨에서 H 레벨로 된다. 이 때, p 채널측 및 n 채널측 제어기 회로(31 및 32)의 출력 신호(S31 및 S32) 둘 다는 H 레벨에서 L 레벨로 된다. p 채널측 및 n 채널측 레벨 시프트 회로(33 및 34)의 출력 신호(S33 및 S34) 둘 다는 H 레벨에서 L 레벨로 된다. t1의 시각에서 MOSFET(35)가 온되고 MOSFET(36)가 오프되기 때문에, 5V-시스템 버퍼 회로(3)의 출력 신호(S3)는 L 레벨에서 H 레벨로 된다. 신호(S3)의 진폭 또는 논리 스윙은 5V의 외부 전원 전압(VEXT)과 동일하다.
한편, 3.3V-시스템 출력 버퍼 회로(4)에서, 제어 신호(S7b)는 t1의 시각 이전 및 이후에 L 레벨로 유지된다. 따라서, p 채널측 제어기 회로(41)의 출력 신호(S41)는 H 레벨로 유지되고 동시에 n 채널측 제어기 회로(42)의 출력 신호(S42)는 L 레벨로 유지된다. 이렇게 하여, 버퍼 회로(4)의 출력 신호(S4)는 t1의 시각에서 Hi-Z 상태로 유지된다.
출력 레벨 조정 회로(5)에 있어서, 인에이블링 신호(S7a)가 t1의 시각에서 H 레벨에 있기 때문에, MOSFET(52)는 온되고 MOSFET(53)는 오프된다. 따라서, MOSFET(51)의 게이트 전압(VG51)은 내부 전원 전압(VINT)(=3.3V)로 유지된다.
t1의 시각에서, MOSFET(51)의 드레인 전압(VD51)(즉, 버퍼 회로(4)의 출력 신호(S4))은 L 레벨에서 H 레벨로 된다. 유사하게, MOSFET(51)의 소스 전압(VS51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 L 레벨에서 H 레벨로 된다. 출력 신호(S4)의 진폭 또는 논리 스윙은 내부 전원 전압(VINT)(=3.3V)과 동일하다. 출력 신호(S5)의 진폭 또는 논리 스윙은 외부 전원 전압(VEXT)(=5V)과 동일하다.
그 다음, 내부 회로(1)의 출력 신호(S1)는t2의 시각에서 다시 H 레벨에서 L 레벨로 된다. 이 때, p 채널측 및 n 채널측 제어기 회로(31 및 32)의 출력 신호(S31 및 S32)는 버퍼 회로(3)에서 L 레벨에서 H 레벨로 된다. p 채널측 n 채널측 레벨 시프트 회로(33 및 34)의 출력 신호(S33 및 S34)는 L 레벨에서 H 레벨로 된다. 따라서, t2의 시각에서, p 채널 MOSFET(35)는 오프되고 동시에 n 채널 MOSFET(36)는 온되어, 버퍼 회로(3)의 출력 신호(S3)가 H 레벨에서 L 레벨로 된다.
버퍼 회로(4)에 있어서, 제어 신호(S7b)는 t2의 시각 이전 및 이후에 L 레벨로 유지되기 때문에, p 채널측 제어기 회로(41)의 출력 신호(S41)는 H 레벨로 유지되고 동시에 n 채널측 제어기 회로(42)의 출력 신호(S42)는 L 레벨로 유지된다. 따라서, 따라서, t2의 시각에서도, 버퍼 회로(4)의 출력 신호(S4)는 Hi-Z 상태로 유지된다.
출력 레벨 조정 회로(5)에 있어서, 인에이블 신호(S7a)는 t2의 시각에서 H 레벨이기 때문에, MOSFET(52)는 온되고 동시에 MOSFET(53)는 오프된다. 따라서,MOSFET(51)의 게이트 전압(VG51)은 내부 전원 전압(VINT)(=3.3V)으로 유지된다.
MOSFET(51)의 드레인 전압(VD51)(즉, 버퍼 회로(4)의 출력 신호(S4))은 t2의 시각에서 H 레벨에서 L 레벨로 된다. 유사하게, MOSFET(51)의 소스 전압(VS51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 H 레벨에서 L 레벨로 된다.
V EXT ≤V INT 에서의 동작
VEXT=2V이고 VINT=3.3V인 것으로 가정한다(VEXT≤VINT의 관계를 만족함). 다른 가정은 다음과 같다:
내부 회로(1)의 출력 신호(S1)는 t0'의 시각 및 그 이전에 L 레벨로 유지되고, t0'에 후속하는 t1'의 시각에서 H 레벨로 되며, t1'에 후속하는 t2'의 시각에서 L 레벨로 된다. 제어 신호(S7a 및 S7b) 둘 다는 t0'의 시각 이전에 L 레벨이다. 신호(S1, S7a, 및 S7b)는 3.3V의 동일한 진폭 또는 논리 스윙을 갖는다.
2V의 외부 전원 전압(VEXT)이 LSI(100)에 인가되는 경우, 전압(VEXT)의 현재 상태 또는 값이 3.3V-시스템 전압의 전압이라는 사실을 나타내는 정보 또는 데이터는 공지의 방법을 통해 외부 전원 상태 레지스터(7)로 전송되어 저장된다. 3.3V-시스템 버퍼 회로(4)용 제어 신호(S7b)는 t0'의 시각에서 H 레벨로 설정된다. 이 때, 5V-시스템 버퍼 회로용 제어 신호(S7a)는 L 레벨에 있고, 그 후, 동일한 상태로 변경되지 않고 유지된다.
따라서, 5V-시스템 출력 버퍼 회로(3)에 있어서, t0'의 시각에서 p 채널측 제어기 회로(31)의 출력 신호(S31)는 H 레벨로 유지되고 n 채널측 제어기 회로(32)의 출력 신호(S32)는 L 레벨로 유지된다. 유사하게, 레벨 시프트 회로(33 및 34)의 출력 신호(S33 및 S34)는 각각 H 레벨과 L 레벨로 유지된다. 따라서, t0'의 시각에서, p 채널 및 n 채널 MOSFET(35 및 36) 둘 다는 오프되기 때문에, 버퍼 회로(3)의 출력 신호(S3)는 Hi-Z 상태로 유지된다.
한편, 3.3V-시스템 출력 버퍼 회로(4)에 있어서, t0'의 시각에서 제어 신호(S7b)는 L 레벨에서 H 레벨로 된다. 따라서, p 채널측 제어기 회로(41)의 출력 신호(S41)는 H 레벨로 유지되고 n 채널측 제어기 회로(42)의 출력 신호(S42)는 L 레벨에서 H 레벨로 된다. 결과적으로, t0'의 시각에서, p 채널 MOSFET(43)는 오프되고 동시에 n 채널 MOSFET(44)는 오프되어, 버퍼 회로(4)의 출력 신호(S4)가 Hi-Z 상태에서 L 레벨로 된다.
출력 레벨 조정 회로(5)에 있어서, 제어 신호(S7a)가 t0'의 시각에서 L 레벨이기 때문에, MOSFET(52)는 오프되고 MOSFET(53)는 온된다. 따라서, MOSFET(51)의 게이트 전압(VG51)은 외부 전원 전압(VEXT)(=2V)으로 유지된다.
또한, t0'의 시각에서, MOSFET(51)의 드레인 전압(VD51)(즉, 버퍼 회로(4)의 출력 신호(S4))은 Hi-Z 상태에서 L 레벨로 된다. 유사하게, MOSFET(51)의 소스 전압(VS51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 Hi-Z 상태에서 L 레벨로된다.
그 후, t1'의 시각에서, 내부 회로(1)의 출력 신호(S1)는 L 레벨에서 H 레벨로 된다. 이 때, p 채널측 제어기 회로(31)의 출력 신호(S31)는 H 레벨로 유지되고 n 채널측 제어기 회로(32)의 출력 신호(S32)는 L 레벨로 유지된다. p 채널측 및 n 채널측 레벨 시프트 회로(33 및 34)의 출력 신호(S33 및 S34)는 각각 H 레벨과 L 레벨로 유지된다. 따라서, MOSFET(35 및 36) 둘 다는 t1'의 시각에서 오프 상태로 유지되어, 버퍼 회로(3)의 출력 신호(S3)는 Hi-Z 상태로 유지된다.
한편, 3.3V-시스템 출력 버퍼 회로(4)에 있어서, 제어 신호(S7b)는 t1'의 시각 이전 및 이후에 H 레벨로 유지되기 때문에, 제어기 회로(41 및 42)의 출력 신호(S41 및 S42) 둘 다는 H 레벨에서 L 레벨로 된다. 따라서, t1'의 시각에서, MOSFET(43)는 온되고 MOSFET(44)는 오프되어, 버퍼 회로(4)의 출력 신호(S4)를 L 레벨에서 H 레벨로 변화시킨다. 출력 신호(S4)의 진폭 또는 논리 스윙은 내부 전원 전압(VINT)(=3.3V)과 동일하다.
출력 레벨 조정 회로(5)에 있어서, 제어 신호(S7a)가 t1'의 시각에서도 L 레벨로 유지되기 때문에, MOSFET(52)는 오프되고 MOSFET(53)는 온된다. 따라서, MOSFET(51)의 게이트 전압(VG51)은 외부 전원 전압(VEXT)(2V)으로 유지된다.
MOSFET(51)의 소스 전압(VS51)(즉, 버퍼 회로(4)의 출력 신호(S4))은 t1'의시각에서 L 레벨에서 H 레벨로 된다. 유사하게, MOSFET(51)의 드레인 전압(VD51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 L 레벨에서 H 레벨로 된다. 출력 신호(S4)의 진폭 또는 논리 스윙은 내부 전원 전압(VINT)(=3.3V)과 동일하고 출력 신호(S5)의 진폭 또는 논리 스윙은 외부 전원 전압(VEXT)(=2V)과 동일하다.
그 후, 출력 신호(S1)는 t2'의 시각에서 다시 H 레벨에서 L 레벨로 된다. 이 때, 모든 신호는 t2' 의 시각에서 5V-시스템 버퍼 회로(3)에서 변하지 않고 유지되기 때문에, 버퍼 회로(3)의 출력 신호(S3)는 Hi-Z 상태로 유지된다.
버퍼 회로(4)에 있어서, t2'의 시각에서, 제어 신호(S7b)는 H 레벨로 유지된다. 따라서, 제어기 회로(41 및 42)의 출력 신호(S41 및 S42) 둘 다는 L 레벨에서 H 레벨로 된다. 따라서, MOSFET(43)는 오프되고 MOSFET(44)는 온되어, 버퍼 회로(4)의 출력 신호(S4)는 t2'의 시각에서 H 레벨에서 L 레벨로 변한다.
출력 레벨 조정 회로(5)에 있어서, 제어 신호(S7b)는 t2'의 시각에서도 L 레벨로 유지되기 때문에, MOSFET(52)는 오프 상태로 유지되고 MOSFET(53)는 온 상태로 유지된다. 따라서, MOSFET(51)의 게이트 전압(VG51)은 외부 전원 전압(VEXT)(=2V)으로 유지된다.
MOSFET(51)의 소스 전압(VS51)(즉, 버퍼 회로(4)의 출력 신호(S4))은 t2'의시각에서 H 레벨에서 L 레벨로 된다. 유사하게, MOSFET(51)의 드레인 전압(VD51)(즉, 출력 레벨 조정 회로(5)의 출력 신호(S5))은 H 레벨에서 L 레벨로 된다.
VEXT>VINT및 VEXT≤VINT의 경우에서 상세히 설명한 바와 같이, 제 1의 실시예에 따른 출력 인터페이스 회로(2)에 따르면, 5V-시스템 버퍼 회로(3)용 제어 신호(S7a) 및 3.3V-시스템 버퍼 회로(4)용 제어 신호(S7b)는 외부 전원 전압(VEXT)의 현재 값에 대응하여 교대적으로 사용된다. 구체적으로는, VEXT>VINT인 경우, 신호(S7a)가 활성화되어 5V-시스템 버퍼 회로(3)를 사용하고 동시에 3.3V-시스템 버퍼 회로(4) 및 출력 레벨 조정 회로(5)는 비활성화된다. VEXT≤VINT인 경우, 신호(S7b)가 활성화되어 3.3V-시스템 버퍼 회로(4)와 출력 레벨 조정 회로(5)를 사용하고 동시에 5V-시스템 버퍼 회로(3)를 비활성화시킨다. 따라서, 빠르고 안정적으로 동작할 수 있는 버퍼 회로(3 및 4)는 제어 신호(S7a 및 S7b)를 통해 교대적으로 동작된다. 따라서, 외부 전원 전압(VEXT)의 값이 5V에서 3.3V의 내부 전원 전압보다 낮은 값으로 감소되는 경우에도, 빠르고 안정적인 인터페이스 동작이 실현된다.
또한, 버퍼 회로(3 및 4)가 제어 신호(S7a 및 S7b)에 의해 스위칭되기 때문에, 이 목적을 위해 트랜지스터 스위치를 마련할 필요가 없다. 이것은 LSI(100)의 칩 크기가 증가하는 것을 방지한다.
외부 전원 전압(VEXT)이 3.3V-시스템 전압(즉, 3.3V 또는 2V 근처)의 전압이고 3.3V-시스템 버퍼 회로(4)가 사용되거나 활성화되는 경우, 회로(4)의 출력신호(S4)의 전압은 출력 레벨 조정 회로(5)에 의해 적절한 전압으로 낮아진다. 따라서, 외부 전원 전압(VEXT)(=2V)이 내부 전원 전압(VINT)(=3.3V)보다 낮은 경우에도, LSI(100)의 출력 신호(SOUT)(즉, 출력 신호(S5))의 값이 외부 전원 전압(VEXT)(=2V)보다 높아질 가능성은 없게 된다.
또한, 외부 전원 전압(VEXT)(=5V)이 내부 전원 전압(VINT)(=3.3V)보다 높은 경우, 버퍼 회로(4)의 출력 단자(즉, MOSFET(43 및 44)의 접속 지점(45))에 인가되는 전압은 출력 레벨 조정 회로(5)에 의해 내부 전원 전압(VINT)으로 낮아지게 된다. 따라서, 버퍼 회로(3)가 사용되거나 활성화되는 경우에도, 내부 전원 전압(VINT)(=3.3V)보다 높은 전압이 버퍼 회로(4)의 출력 단자(즉, 접속 지점(45))에 인가될 가능성은 없다.
확인 테스트
도 2 및 도 3의 제 1의 실시예에 따른 출력 인터페이스 회로의 효과 및 이점을 확인하기 위해서, 본 발명가는 회로(2)를 구성하고 회로(2)에 대해 다음과 같은 테스트를 수행하였다. 동시에, 본 발명가는 도 1을 참조로 설명된 것과 같은 종래 기술의 출력 인터페이스(62)를 제작하여 회로(2)에 대해 수행된 것과 동일한 테스트를 수행하였다. 그 테스트의 결과는 도 6에 도시되어 있다.
도 6은 제 1의 실시예에 따른 출력 인터페이스 회로(2)와 종래 기술의 출력 인터페이스 회로(62)의 외부 전원 전압(VEXT)의 변화에 대한 출력 지연 시간(㎱)의변화를 도시하는 그래프이다. 실선은 본 발명에 따른 회로(2)의 결과이고 점선은 종래 기술의 회로(62)의 결과이다.
종래 기술의 회로(62)에 따르면, 외부 전원 전압(VEXT)이 5V에서 2V로 변할 때 5V-시스템 버퍼 회로(63)만이 그 인터페이스 기능을 제공한다. 따라서, 전압(VEXT)이 5V 내지 3.3V의 범위에 있을 때, 출력 지연 시간은 대략 5㎱이며, 이것은 양호한 결과이다. 그러나, 전압(VEXT)이 3.3V 보다 낮게 설정되면, 출력 지연 시간은 급격하게 증가한다. 예를 들면, 전압(VEXT)이 2V인 경우, 출력 지연 시간은 15㎱보다 더 크고, 이것은 대략 5㎱의 약 세 배 값이다. 이것은 5V에서 2V까지의 전압(VEXT) 전체 범위에 대해서 소정의 인터페이스 기능 또는 동작이 불가능하다는 것을 의미한다.
이와는 달리, 제 1의 실시예에 따른 회로(2)에 의하면, 전압(VEXT)이 5V 내지 3.3V의 범위에 있는 경우, 5V-시스템 버퍼 회로(3)가 사용되거나 활성화되기 때문에, 출력 지연 시간은 거의 5㎱인데, 이것은 양호한 결과이다. 전압(VEXT)이 3.3V 내지 2V의 범위 내에 있는 경우, 회로(3) 대신 3.3V-시스템 버퍼 회로(4)와 출력 레벨 조정 회로(5)가 사용되거나 활성화되기 때문에, 출력 지연 시간은 대략 5㎱ 또는 2㎱인데, 이것도 역시 양호한 결과이다. 이것은 5V에서 2V까지의 전압(VEXT) 전체 범위에 대해 소정의 인터페이스 기능 또는 동작이 가능하다는 것을 의미한다.
제 2의 실시예
도 7은 본 발명의 제 2의 실시예에 따른 출력 인터페이스 회로(2A)를 포함하는 LSI(100A)를 도시한다. 제 1의 실시예의 출력 인터페이스 회로(2) 대신 회로(2A)가 포함되었다는 점을 제외하면 LSI(100A)는 도 2의 제 1의 실시예의 LSI(100)와 동일한 구성을 갖는다.
제 2의 실시예의 출력 인터페이스 회로(2A)는 외부 전원 상태 레지스터(7) 대신 외부 전원 전압 검출 회로(10)가 마련된다는 점을 제외하면 제 1의 실시예의 출력 인터페이스 회로(2)와 동일한 구성을 갖는다. 따라서, 간략화를 위해 도 7에서는 제 1의 실시예와 동일한 소자에 대해서는 동일한 도면 부호를 병기하고 그 설명은 생략한다.
외부 전원 전압 검출 회로(10)는 외부 전원 전압(VEXT)을 연속적으로 검출한다. 전압(VEXT)이 3.3V 보다 높은 경우, 회로(10)는 5V-시스템 버퍼 회로(3)를 인에이블하기 위한 제어 신호(S10a)를 논리 H 상태로 설정하고, 동시에, 3.3V-시스템 버퍼 회로(4)를 인에이블하기 위한 제어 신호(S10b)를 논리 L 상태로 설정한다. 한편, 전압(VEXT)이 3.3V 이하인 경우, 회로(10)는 제어 신호(S10a)를 논리 L 상태로 설정하고, 동시에 제어 신호(S10b)를 논리 H 상태로 설정한다. 따라서, 회로(10)는 제 1의 실시예의 회로(2)의 레지스터(7)에 대해 사용된 정보 기록 신호(S7c)를 필요로 하지 않는다.
검출 회로(10)는 외부 전원 회로(9)로부터 제공되는 외부 전원 전압(VEXT)의 인가하에서 동작한다.
제 2의 실시예의 출력 인터페이스 회로(2A)에 있어서, 외부 전원 전압(VEXT)은 검출 회로(10)에 의해 연속적으로 검출 또는 감시된다. 따라서, LSI(100A)가 배터리에 의해 구동되는 것과 같이, 동작동안 전압(VEXT)이 점차적으로 감소되더라도, 두 제어 신호(S10a 및 S10b)의 제공은 전압(VEXT)의 현재의 값에 응답하여 자동적으로 제어된다. 결과적으로, 이러한 경우에 있어서도 소정의 빠르고 안정적인 인터페이스 동작이 실현된다는 부가적인 이점이 있게 된다.
검출 회로(10)의 구체적인 예가 도 7에 도시되어 있다. 구체적으로는, 회로(10)는 저항성 분압 회로(resistive voltage divider circuit; 13)와 두 개의 인버터(14 및 15)를 포함한다. 분압 회로(13)는 접속 지점(16)에서 직렬로 연결된 두 개의 저항기(11 및 12)를 포함한다. 저항기(11)의 두 단자는 외부 전원 회로(9)와 접속 지점(16)에 연결된다. 저항기(12)의 두 단자는 접속 지점(16)과 접지 라인에 연결된다. 인버터(14 및 15)는 접속 지점(17)에서 직렬로 연결된다. 인버터(14)의 입력 및 출력 단자는 각각 접속 지점(16 및 17)에 연결된다. 인버터(14)의 출력 단자(즉, 접속 지점(17))는 3.3V-시스템 버퍼 회로(4)에 또한 연결된다. 제어 신호(S10b)는 접속 지점(17)으로부터 버퍼 회로(4)에 인가된다. 인버터(15)의 입력 단자는 인버터(14)의 출력 단자와 지점(17)에 연결된다. 인버터(15)의 출력 단자는 5V-시스템 버퍼 회로(3)와 출력 레벨 조정 회로(5)에 연결된다. 제어 신호(S10a)는 인버터(15)의 출력 단자로부터 회로(3 및 5)에 인가된다.
지점(16)에서 생성된 저항성 분압 회로(13)의 출력 전압은 저항기(11 및 12)의 저항비에서 외부 전원 전압(VEXT)을 나눔으로써 생성된다. 회로(13)의 출력 전압은 인버터(14)의 입력 전압으로서 사용된다. 지점(17)에서 생성된 인버터(14)의 출력 전압은 인버터(15)의 입력 전압으로서 사용된다. 인버터(14)의 출력 전압은 3.3V-시스템 버퍼 회로(4)를 인에이블하기 위한 제어 신호(S10b)로서 기능한다. 인버터(15)의 출력 전압은 5V-시스템 버퍼 회로(3)를 인에이블하기 위한 제어 신호(S10a)로서 기능한다.
따라서, 분압 회로913)의 출력 전압(즉, 인버터(14)의 입력 전압)은 인버터(14)의 논리 임계값에 따라 회로(13)의 저항기(11 및 12)의 저항값을 적절하게 설정함으로써 소정의 값을 갖도록 조정된다. 따라서, 예를 들면, 외부 전원 전압(VEXT)이 3.3V 이하인 경우, 회로(4)용 제어 신호(S10b)는 논리 H 상태(즉, H 레벨)가 되도록 설정될 수 있다. 동시에, 외부 전원 전압(VEXT)이 3.4V 이상인 경우, 신호(S10b)는 논리 L 상태(즉, L 레벨)가 되도록 설정될 수 있다. 이 경우, 전압(VEXT)이 3.3V 이하인 경우 신호(S10a)는 L 상태에 있게 되며 전압(VEXT)이 3.4V 이상인 경우 신호(S10a)는 H 상태에 있게 된다. 결과적으로, 제 1의 실시예에서 상술된 것과 동일한 소정의 인터페이스 동작이 제 2의 실시예의 회로(2A)에서 실현된다.
변형예
본 발명이 상기 상술된 제 1 및 제 2의 실시예에 제한되지 않음은 분명하다. 이들 실시예에 어떠한 변경도 가해질 수 있다.
예를 들면, 출력 버퍼 회로(3 및 4)와 출력 레벨 조정 회로(5)는 제 1 및 제 2의 실시예에서 도 3에 도시된 구성을 갖는다. 그러나, 이들 회로(3, 4 및 5)는 이들이 상기 상술된 것과 동일한 또는 유사한 기능을 가지기만 하면 어떠한 다른 구성을 가질 수도 있다.
또한, 외부 전원 전압(VEXT)은 5V 내지 2V의 범위 내에서 변동하지만 내부 전원 전압(VINT)은 제 1 및 제 2의 실시예에서 3.3V에서 일정하게 유지된다. 그러나, 임의의 다른 전압 값이 본 발명에 인가될 수도 있다.
본 발명의 양호한 형태가 상술되었지만, 본 발명의 취지를 벗어나지 않는 수정예가 실시될 수 있음은 당업자에게 자명할 것이다. 따라서, 본 발명의 범위는 첨부된 특허청구범위에 의해서만 결정될 것이다.
본 발명에 따른 출력 인터페이스 회로는 외부 전원 전압이 소정의 범위(예를 들면, 5V에서 3.3V 또는 5V에서 2V) 내에서 변경되는 경우에도 칩 크기를 전혀 증가시키지 않으면서 소정의 빠르고 안정적인 인터페이스 동작을 달성하고, 외부 전원 전압이 내부 전원 전압보다 낮은 경우 현재의 외부 전원 전압을 초과하는 전압이 외부 출력 단자에 인가되는 것을 방지하며, 고전압(예를 들면, 5V)용 버퍼 회로가 사용되거나 활성화되는 경우 내부 전원 전압을 초과하는 전압이 저전압(예를 들면, 3.3V)용 버퍼 회로에 인가되는 것을 방지한다.

Claims (13)

  1. (a) 내부 회로(1)의 출력 신호(s1)를 수신하여 제 1의 출력 신호(s3)를 출력하는 제 1의 출력 버퍼 회로(3)와;
    (b) 상기 내부 회로(1)의 출력 신호(s1)를 수신하여 제 2의 출력 신호(s4)를 출력하는 제 2의 출력 버퍼 회로(4); 및
    (c) 상기 제 2의 출력 버퍼 회로(4)에서 출력된 상기 제 2의 출력 신호(s4)를 수신하고 이렇게 수신된 상기 제 2의 출력 신호의 레벨을 조정하여 상기 레벨 조정된 제 2의 출력 신호에 대응하는 제 3의 출력 신호(s5)를 외부 출력 단자(6)로 출력하는 출력 레벨 조정 회로(5)를 포함하고,
    상기 제 1의 출력 버퍼 회로(3)는 상기 외부 전원 전압의 변동 가능 범위 내에서의 소정의 전압값보다 높거나 낮다고 하는 제 1의 관계를 갖는 외부 전원 전압(VEXT)을 나타내는 제 1의 제어 신호(s7a)에 응답하여 상기 제 1의 출력 신호를 상기 외부 출력 단자(6)에 출력하며,
    상기 제 2의 출력 버퍼 회로(4)는 상기 제 1의 관계와 반대인 제 2의 관계를 갖는 상기 외부 전원 전압을 나타내는 제 2의 제어 신호(s7b)에 응답하여 상기 제 2의 출력 신호(s4)를 상기 출력 레벨 조정 회로(5)에 출력하는 것을 특징으로 하는 출력 인터페이스 회로.
  2. 제 1항에 있어서,
    상기 출력 레벨 조정 회로는 상기 제 1 또는 제 2의 제어 신호에 응답하여상기 제 3의 출력 신호를 상기 외부 출력 단자로 출력하는 것을 특징으로 하는 출력 인터페이스 회로.
  3. 제 1항에 있어서,
    상기 출력 레벨 조정 회로는 상기 외부 전원 전압이 내부 전원 전압보다 낮은 경우 상기 제 3의 출력 신호의 전압 레벨을 상기 외부 전원 전압과 동등하게 하는 기능을 구비하는 것을 특징으로 하는 출력 인터페이스 회로.
  4. 제 1항에 있어서,
    상기 출력 레벨 조정 회로는 상기 제 3의 출력 신호의 전압 레벨을 내부 전원 전압보다 낮게 되도록 조정하는 기능을 구비하는 것을 특징으로 하는 출력 인터페이스 회로.
  5. 제 1항에 있어서,
    상기 제 1의 출력 버퍼 회로로부터 출력되는 상기 제 1의 출력 신호는 상기 외부 전원 전압과 거의 동일하고 상기 제 2의 출력 버퍼 회로로부터 출력되는 상기 제 2의 출력 신호는 내부 전원 전압과 거의 동일한 것을 특징으로 하는 출력 인터페이스 회로.
  6. 제 5항에 있어서,
    상기 출력 레벨 조정 회로로부터 출력되는 상기 제 3의 출력 전압은 상기 외부 전원 전압과 거의 동일한 것을 특징으로 하는 출력 인터페이스 회로.
  7. 제 1항에 있어서,
    상기 제 1 및 제 2의 제어 신호는 상기 외부 전원 전압의 현재 상태에 대한 데이터를 저장하는 레지스터를 통해 상기 제 1 및 제 2의 출력 버퍼 회로에 각각 전송되는 것을 특징으로 하는 출력 인터페이스 회로.
  8. 제 1항에 있어서,
    상기 제 1 및 제 2의 제어 신호는 상기 외부 전원 전압의 상태를 연속적으로 검출하기 위한 전압 검출 회로를 통해 상기 제 1 및 제 2의 출력 버퍼 회로에 각각 전송되는 것을 특징으로 하는 출력 인터페이스 회로.
  9. 제 8항에 있어서,
    상기 전압 검출 회로는 저항성 분압기 및 인버터를 포함하고,
    상기 분압기는 소정의 저항비에서 상기 외부 전원 전압을 분압하여 상기 제 1 및 제 2의 제어 신호 중 한 신호를 생성하며,
    상기 인버터는 상기 제 1 및 제 2의 제어 신호 중 나머지 신호를 생성하기 위해 사용되는 것을 특징으로 하는 출력 인터페이스 회로.
  10. 제 1항에 있어서,
    상기 제 1의 출력 버퍼 회로는 외부 전원 전압 또는 내부 전원 전압의 인가하에서 동작되고 상기 제 2의 출력 버퍼 회로는 상기 내부 전원 전압의 인가하에서 동작되는 것을 특징으로 하는 출력 인터페이스 회로.
  11. 제 1항에 있어서,
    상기 출력 레벨 조정 회로는 상기 제 1의 제어 신호에 응답하여 상기 제 3의 출력 신호를 출력하는 것을 특징으로 하는 출력 인터페이스 회로.
  12. 제 1항에 있어서,
    상기 제 1의 출력 버퍼 회로로부터 출력되는 상기 제 1의 출력 신호는 상기 외부 전원 전압과 거의 동일한 논리 스윙을 가지며,
    상기 제 2의 출력 버퍼 회로로부터 출력되는 상기 제 2의 출력 신호는 내부 전원 전압과 거의 동일한 논리 스윙을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  13. 제 1항에 있어서,
    상기 제 1의 출력 버퍼 회로(3)는 상기 내부 회로의 출력 신호(s1)와 상기 제 1의 제어 신호(s7a)를 수신하기 위한 제 1의 논리 회로(31)와, 상기 내부 회로의 출력 신호(s1)와 상기 제 1의 제어 신호(s7a)를 수신하기 위한 제 2의 논리 회로(32), 및 상기 제 1 및 제 2의 논리 회로의 출력에 의해 구동되는 제 1의 인버터(35, 36)를 포함하며,
    상기 제 2의 출력 버퍼 회로(4)는 상기 내부 회로의 출력 신호와 상기 제 2의 제어 신호(s7b)를 수신하기 위한 제 3의 논리 회로(41)와, 상기 내부 회로의 출력 신호와 상기 제 2의 제어 신호(s7b)를 수신하기 위한 제 4의 논리 회로(42), 및 상기 제 3 및 제 4의 논리 회로의 출력에 의해 구동되는 제 2의 인버터(43, 44)를 포함하는 것을 특징으로 하는 출력 인터페이스 회로.
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