KR100422449B1

KR100422449B1 - 수직 공통패턴을 사용한 저전력 ｃｓｄ 선형위상 디지털필터 구조 및 그에 따른 필터구현방법

Info

Publication number: KR100422449B1
Application number: KR10-2001-0070065A
Authority: KR
Inventors: 장영범; 양세정
Original assignee: 삼성전자주식회사
Priority date: 2001-11-12
Filing date: 2001-11-12
Publication date: 2004-03-11
Also published as: CN100391280C; JP2003188685A; US20030105787A1; KR20030039124A; CN1419388A; US7016926B2; EP1311064A2; EP1311064A3

Abstract

덧셈기의 수를 줄여 저전력 고속 동작을 갖는 디지털 필터를 구현하기 위한 기술이 개시된다. 주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터에서 필터계수들을 구현하는 방법은, 서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 수직 공통성을 갖는 코드워드 패턴이 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트에 수직 공통패턴을 설정하는 단계와; 상기 필터계수들중 상기 수직 공통성을 갖는 CSD 코드워드를 가진 필터계수들의 CSD 코드워드를 상기 설정된 수직 공통패턴에 기준한 시프팅 및 지연 값으로 변환하여 상기 필터계수들을 합성적으로 구현하는 단계를 가짐에 의해, 상기 디지털 필터가 상기 딜레이 라인의 탭들중 상기 수직 공통패턴의 출력이 제공되는 딜레이 라인의 탭들에 일측 입력단이 공통으로 연결된 복수의 덧셈기를 갖도록 하는 것을 특징으로 한다.

Description

수직 공통패턴을 사용한 저전력 ＣＳＤ 선형위상 디지털 필터 구조 및 그에 따른 필터구현방법 {Low power CSD Linear phase FIR filter architecture using vertical common subexpression and filter design method therefore}

본 발명은 디지털 필터에 관한 것으로, 특히 공통패턴을 사용한 저전력 CSD 선형위상 디지털 필터 구조 및 그에 따른 필터구현방법에 관한 것이다.

일반적으로 이동통신 단말기 등에서는 고속의 선형위상 FIR (Finite Impulse Response) 필터를 현재의 CMOS 기술을 사용하여 저전력으로 수행하는 것이 필요하게 된다. 이와 같이 고속과 저전력을 요구하는 선형위상 FIR 필터에서, 2진수로 표현되는 필터계수를 2의 보수형 계수보다 1의 수가 적게 사용되는 CSD(Canonical Signed Digit)형 계수로 구현하는 연구가 널리 진행되고있다. 특히 최근에는 무선 송수신기의 중간주파수 처리 단인 DFDC(Digital Frequency Down Converter)와 같은 칩에서 고속의 데시메이션 필터가 필수적으로 요구된다. 이와같은 고속/저전력 필터에서는 덧셈기(뺄셈기포함)와 지연소자만을 사용하여 곱셈을 처리하는 구조가 장점을 갖게 된다.

따라서 2의 보수형보다는 1의 수가 적게 사용되는 CSD형의 계수가 장점을 갖는다. 다음의 식이 나타내는 수 a_0,a₁,a₂,.....,a_N-1에서 a₀= 0 또는 -1 이고, i>0에 대하여는 a_i=0 또는 1이면 2의 보수형이라고 한다. 그리고 수 b_0,b₁,b₂,.....,b_N-1이 각각의 b_i에 대하여 0, +1, -1이고 두 개의 연속되는 b_i가 넌제로(nonzero)가 아니면 CSD 형이라고 한다.

기본적으로 CSD 형의 수는 2의 보수형의 수를 1에서 뺀 값으로 나타내는 것에 착안한 것이다. 예를 들어, 2의 보수형의 수가 01111이라면 CSD형의 수는 (1 - 00001)을 표현한 것이다. 앞으로 표기를 편리하게 하기 위하여 -1을 n으로 표기하기로 한다. 즉, -1을 n이라고 표기하면 01111의 2의 보수형 수는 CSD형으로는 1000n이 된다. 2의 보수형의 수에서 CSD형의 수로 변환은 이와 같은 방법으로 쉽게 만들어낼 수 있으며, 모든 2의 보수형의 수는 CSD 형의 수로 나타낼 수 있다. 2의 보수형의 수에 비하여 CSD 형의 수는 (N+1)/2 이상의 넌제로 비트를 갖지 않는 큰 장점을 갖고 있으며, 이는 덧셈기를 사용하여 구현할 때에 덧셈기의 수를 줄일 수 있음을 의미한다. 필터계수의 곱셈은 덧셈과 쉬프트(shift)를 사용하여 구현될 수 있으며 쉬프트는 하드 와이어드 (Hard wired) 로직으로 구현할 때에는 비용이 거의 들지 않는다. 따라서 덧셈의 수를 줄이는 데에 연구의 초점이 맞추어지고 있다.

이하에서는 후술될 본 발명의 철저한 이해를 제공할 의도외에는 다른 의도없이, 필터 계수(coefficients)의 대칭에서 생성되는 공통패턴을 이용하여 FIR(Finite Impulse Response:이하 FIR)필터를 구현하는 종래 기술의 예를 설명한다.

표 1은 2의 보수형의 수로 표현된 4비트의 필터계수를 CSD형의 수로 변환한표이다.

상기 표 1에서 보듯이 2의 보수형인 경우에는 32개의 1이 존재하며, CSD형의 경우에는 23개로 9개가 감소함을 알 수 있다.

이제, 종래의 공통패턴 공유방식을 이용시 선형위상 FIR 필터에서 덧셈의 수가 얼마나 감소되는 지를 설명한다. 예를 들어, 표 2와 같은 CSD형으로 계수가 표기된 11탭의 선형위상 FIR 필터가 있다고 가정한다. 임의의 필터에서 1 또는 n이 총 m개가 있을 때, 구현을 위하여 m-1개의 덧셈이 필요함이 알려져 있다. 따라서 표 2에서 m=17이므로 16개의 덧셈이 필요하다.

이러한 CSD형의 필터구현에서 덧셈의 수를 더욱 감소시키기 위하여 공통패턴을 공유하여 구현하는 방식이 연구되었다.표 2의 선형위상 FIR 필터에서, h₀,h₁,h₂,h₃,h₄의 계수는 h₁₀,h₉,h₈,h₇,h₆의 계수와 각각 대칭이다. 이와 같이 선형위상 FIR 필터는 자연적으로 공통패턴이 2개 존재한다.

표 2에서는 0은 표시하지 않았다. 필터의 출력신호는 다음과 같은 표기법이 제시되었다.

(1)

위의 식에서 a_ij는 1, 0, 또는 -1이므로 결국 출력은 입력신호 x의 쉬프트되고 지연된 여러 개의 합으로 표현될 수 있음을 의미한다. X_ij에서 각 행은 지연을 나타내고 각 열은 쉬프트(shift)를 나타낸다. 따라서 i행, j열의 ±1은 ±x₁[-i]>>j로 나타낸다. 표 2에서 첫번째 행(h0)과 첫번째 열(2^-1)은 i와 j를 붙이지 않고 x₁으로 정의하며, 기준 점으로 정해진다. 여기서, 2^-1은 2의 -1승(2^-1=0.5)을 의미하며, 2^-2는 2의 -2승(2^-2)을 의미한다.

선형위상 FIR 필터 설계할 때, 기존의 수평공통패턴 공유방식을 사용하여 덧셈기의 수를 줄이는 방법을 알아보도록 한다. 표2에서 보듯이 n0n의 공통패턴이 2개가 있고, n001의 공통패턴이 2개가 있으며, n01의 공통패턴이 2개가 있다. 3개의 수평 공통패턴을 구현하는 식은 각기 다음과 같다.

x₂= -x₁-x₁2 : 제1 공통패턴

x₃= -x₁+x₁3 : 제2 공통패턴

x₄= -x₁+x₁2 : 제3 공통패턴

위의 식에서 상기 x₂는 n0n의 공통패턴이고, x₃은 n001의 공통패턴이며, x₄는 n01의 공통패턴이다. 여기서, ">>"는 LSB 방향으로의 쉬프트를 의미하는 부호로서 사용되었다. 상기 n01이 -x₁-x₁2가 되는 이유는 x₁을 1로 하면 n0n중 MSB의 n은 -x₁이 되고 LSB의 n은 -x을 오른쪽으로 2비트 쉬프트 한 것으로 되어 이들의 합으로서 나타나기 때문이다. 따라서 n01을 나타내는 -x₁-x₁2를 수평 공통패턴 x₂로 정의한 것이다. 상기한 방법으로, n001을 나타내는 수평 공통패턴 x₃는 -x₁+x₁3으로 정의된다.

위의 식과 같이 공통패턴을 만드는데 3개의 덧셈이 필요하며, 상기 정의된 수평 공통패턴을 사용하여 출력신호를 다음과 같이 구할 수 있다.

y= x₁8 + x₂[-1]>>6 +x₃[-2]>>3 +x₄[-3]>>1 +x₁[-4]>>1 +x₁[-5] + x₁[-6]>>1 + x₄[-7]>>1 +x₃[-8]>>3 + x₂[-9]>>6 +x₁[-10]>>8

위의 식에서, x₁8은 상기 표 2내의 제1행(h0)과 제9열(2^-9)에 존재하는 1을 가리킨다. 이는 제1행(h0)과 제1열(2^-1)에 정의된 x₁= 1을 오른쪽으로 8비트 쉬프트 한 것이 되기 때문이다. 상기 제1행(h0)과 제9열(2^-9)에 존재하는 1은 수평 공통패턴을 이용하여 구현된 것은 아니다. 위의 식에서, x₂[-1] >> 6은 제1 수평 공통패턴 x₂를 수직방향으로 1클럭 사이클(1탭 만큼)지연시키고 우측으로 6비트 쉬프트한 것을 의미한다. 즉, 상기 표 2에서 n0n을 가리키는 x₂가 제1행(h0)과 제1,2,3열(2^-1,2^-2,2^-3)이 교차하는 지점에 있는 것으로 정의할 때, 제2행(h1)과 제7,8,9열(2^-7,2^-8,2^-9)이 교차하는 지점에 있는 n0n은 표에서 수직으로 1만큼 딜레이되고 우측으로 6비트 쉬프트 된 것이기 때문이다.

위의 식에서 알 수 있듯이 출력신호를 얻기 위해서는 10개의 덧셈이 필요하고 3개의 수평 공통패턴을 구현하기 위해서는 3개의 덧셈이 필요하므로 필터내에서 총 13개의 덧셈기가 사용된다. 이를 트랜스포즈드 다이렉트 폼(Transposed Direct form)을 사용하여 구현하면 도 1에 도시된 구조로 된다.

도 1을 참조하면, 탭 라인들(T1~T6)에 연결된 덧셈기들은 부호 Ai(i는 1이상의 자연수)로 표기되고, 지연기는 부호 Di로 표기되며, 입력신호는 x, 출력신호는 y로 나타나 있다. 또한, 라인들의 측면에 부여된 숫자는 쉬프트되는 비트수를 의미하는 것으로서 예를 들어 "9"는 필터링되어질 디지털 입력신호 x를 LSB방향으로 9비트 쉬프트 한 것을 나타낸다. 곱셈결과를 가져오는 쉬프트 동작을 구현하기 위해서는 입력신호를 클럭 신호에 응답하여 쉬프팅하는 쉬프트 레지스터가 사용된다. 도면에서 비록 덧셈기로 표현되어 있으나 뺄샘을 행하는 뺄셈기는 그 입력단에 부호"-"가 표기되어 있다. 본 명세서에서 사용되는 용어 "덧셈기"는 덧셈을 행하는 기능을 가짐은 물론, 실질적으로 뺄셈을 수행하는 뺄셈기와 동일한 기능을 갖는 의미도 포함함을 유의하여야 한다.

도 1을 참조하면, 라인(T1)에서는 입력신호 x를 9비트 쉬프트 한 출력이 얻어지므로 상기 표 2내의 상기 h₀계수가 구현된다. 결국, 이는 상기 식에서 표현된 x₁8을 하드웨어적으로 실현한 것이 된다. 라인(T2)에 연결된 덧셈기(A1)와 상기 입력신호 x를 각기 1 및 3만큼 쉬프트하는 쉬프트 레지스터들에 의해 상기 정의된 수평 공통패턴 x₂가 미리 계산된다. 덧셈기(A4)는, 상기 x₂를 6비트 쉬프트하기 위해 상기 라인(T2)에 연결된 쉬프트 레지스터의 출력과 상기 라인(T1)의 출력을 1클럭 사이클동안 지연하는 지연기(D1)의 출력을 합하여 상기 x₂[-1] >> 6을 계산한다. 또한, 덧셈기(A12)는 상기 x₂[-9] >> 6을 계산한다. 이와 같은 방법으로,덧셈기(A5)는 상기 x₃[-2] >> 3을 계산하기 위해 사용되었으며, 덧셈기(A11)는 상기 x₃[-8] >> 3을 계산하기 위해 사용되었다.

결국, 입력신호 x는 덧셈이 수행되기 이전에 9와 곱하여지며 이는 쉬프트 레지스터에 의해 구현된다. 즉 도면에서의 -n은 쉬프트 레지스터의 하드웨어로 구현됨을 의미한다. 지연기들(D1~D13)은 출력신호 y를 얻기 위해 각기 대응되는 덧셈기의 출력을 주어진 타임 만큼 지연하기 위한 기능을 한다. 상기 h₀계수 구현시 -1,-4,-7로 되는 것은 x₁자체가 -1의 쉬프트를 내재하고 있는 기준 점이므로 x₁을 구현할 때에는 구현 식보다 -1을 더 쉬프트 하여야 하기 때문이다.

이와 같이 CSD(Canonical Signed Digit)를 사용한 FIR 필터구현에서, 사용되어지는 가산기의 수를 줄이기 위한 공통패턴 공유 방법이 서브 익스프레션 셰어링(Subexpression sharing)기술이라는 명칭으로 본 분야에서 개시되어졌다. 이는 리챠드 아이 하틀리(Richard I. Hartley)에 의해 발표된 제목 "Subexpression sharing in filters using canonic signed digit multipliers"하에 IEEE Transaction on circuits and systems II: Analog and digital signal processing, Vol. 43, No. 10, pp. 677-688, October 1996. 에 나타나 있다.

또한, 최소의 가산기를 이용하는 고속 FIR 디지털 필터 구조와 믹스드 인테저 프로그래밍(MILP)을 사용한 필터의 설계방법에 관한 기술이 M. Yagyu, A. Nishihara, and N. Fujii, "Fast FIR digital filter structures using minimal number of adders and its application to filter design", IEICE Transaction onFundamentals, Vol. E79 A, No. 8, pp. 1120-1129, August 1996.에 개시된 바 있다.

상기한 선행기술들에서는 선형위상 필터 계수 대칭에서 생성되는 공통패턴이외에 계수 내부에 존재하는 공통패턴들을 찾아서 공유함으로써 덧셈기의 수를 줄이고 있으나, 고속 저전력의 반도체 칩을 구현할 만큼 덧셈기의 수를 감소시키지 못하는 문제점이 있다.

상기한 바와 같이, 종래의 선형위상 CSD필터의 공통패턴 방식은 수평방향만의 공통패턴을 사용하는 것이었다. 수평공통패턴만을 사용했던 이유는 선형 위상 FIR 필터의 특징인 대칭(symmetric)구조로 인해 양쪽에 자동적으로 생성되는 공통패턴의 이점을 취하기 위해서였다.

상술한 바와 같이 종래에는 덧셈기의 수가 많아서 고속처리 및 저전력 구현이 어려운 문제점이 있어 왔다. CSD형으로 구현되는 디지털 필터에서 덧셈기의 수가 반도체의 구현면적과 처리속도를 정의하므로, 덧셈기의 수를 보다 최소화할 수 있는 기술이 절실히 필요하게 된다.

따라서, 상기한 종래의 문제점을 해결할 수 있는 개선된 기술이 본 분야에서 절실히 요망되는 실정이다.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해소할 수 있는 디지털 필터를 제공함에 있다.

본 발명의 다른 목적은 덧셈 연산을 최소화하는 저전력 CSD 선형위상 필터 구조 및 그에 따른 필터계수 구현방법을 제공함에 있다.

본 발명의 또 다른 목적은 저전력 고속 동작의 선형위상 FIR필터를 제공함에 있다.

본 발명의 또 다른 목적은 보다 간단한 회로 구성으로 칩내의 점유면적을 최소화하고 제조원가를 저렴하게 할 수 있는 저전력 고속 동작의 디지털 필터 및 그에 따른 필터 구현방법을 제공함에 있다.

본 발명의 또 다른 목적은 수직 공통패턴을 선형위상필터의 구현에 사용하여 덧셈의 수를 감소시키는 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터에서 필터계수들을 구현하는 방법은, 서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 수직 공통성을 갖는 코드워드 패턴이 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트에 수직 공통패턴을 설정하는 단계와; 상기 필터계수들중 상기 수직 공통성을 갖는 CSD 코드워드를 가진 필터계수들의 CSD 코드워드를 상기 설정된 수직 공통패턴에 기준한 시프팅 및 지연 값으로 변환하여 상기 필터계수들을 합성적으로 구현하는 단계를 가짐에 의해, 상기 디지털 필터가 상기 딜레이 라인의 탭들중 상기 수직 공통패턴의 출력이 제공되는 딜레이 라인의 탭들에 일측 입력단이 공통으로 연결된 복수의 덧셈기를 갖도록 하는 것을 특징으로 한다.

또한, 본 발명의 다른 양상에 따라, 주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터는, 서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 수직 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트들에 수직 공통패턴이 설정되도록 하기 위하여 데이터 입력단에 연결된 지연 멤버 및 덧셈 멤버를 가지는 수직 공통패턴 출력생성부와; 상기 수직 공통패턴 출력생성부의 상기 덧셈 멤버의 출력단에 공통으로 연결되어 상기 덧셈 멤버의 출력을 주어진 비트만큼 최하위 비트방향으로 쉬프팅하는 쉬프트 레지스터 멤버와; 상기 쉬프트 레지스터 멤버의 각 출력단에 일측입력이 각기 연결된 덧셈 멤버와; 상기 덧셈 멤버의 출력을 단위 딜레이만큼 지연하여 상기 덧셈 멤버의 타측 입력으로 제공하는 지연 멤버를 구비함을 특징으로 한다.

상기한 방법적 및 구조적 구성에 따르면, 수직 공통패턴을 사용하여 필터계수를 구현하므로, 디지털 필터구현에 사용되는 덧셈의 수를 최소화되어 고속 및 저전력 디지털 필터가 구현된다.

도 1은 종래의 수평 공통패턴을 사용한 CSD 선형위상 필터구조도

도 2는 본 발명의 예에 따라 수직 공통패턴을 사용한 CSD 선형위상 필터구조도

도 3A내지 도 3C는 종래의 수평 공통패턴을 사용한 9비트 CSD 선형위상 필터구조도

도 4A 내지 도 4B는 본 발명의 제1실시 예에 따라 도 3A 내지 도 3C의 구조를 개선한 9비트 CSD 선형위상 필터구조도

도 5A 내지 도 5C는 종래의 수평 공통패턴을 사용한 10비트 CSD 선형위상 필터구조도

도 6A 내지 도 6C는 본 발명의 다른 실시 예에 따라 도 5A 내지 도 5C를 개선한 10비트 CSD 선형위상 필터구조도

도 7은 본 발명에 따라 구현된 디지털 필터가 적용될 수 있는 무선 수신단말기의 블록도

도 8은 도 7중 집적회로로써 구현될 수 있는 중간주파수 처리부의 구체적 블록도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

먼저, 본 발명의 실시예들의 전반에 걸쳐 일관되게 견지되고 있는 기술적 사상은, 처리할 임의의 필터계수를 수직 공통성을 가지는 수직 공통패턴을 이용하여 구현한다는 것이다. 또한, 본 발명에서 사용되는 덧셈기는 입력초단에 사용되는 특별한 경우를 제외하고는 모두 복수의 입력단들을 가지는 풀 애더(full adder)이다. 상기 풀 애더는 2개의 하프 애더(half adder)와 하나의 오아 게이트(OR gate)로 구현될 수 있다. 상기 하프 애더는 한 개의 배타적 논리합 게이트와 한 개의 앤드 게이트를 연결하여 구성될 수 있음은 명백하다. 딜레이(지연기)는 플립플롭 또는 레지스터로 구성될 수 있다.

종래에 사용한 같은 선형위상 FIR필터를 예를 들어, 본 발명에 따른 수직 공통패턴을 이용하여 필터계수를 구현하는 방법과 그러한 방법에 따라 덧셈기의 감소 효과가 어떻게 나타나는 지를 이하에서 설명한다.

표 3은 표 2와 같은 필터계수 표로서 그룹핑을 수평으로 하지 않고 수직으로 한 것이다. 즉, 표 3에는 본 발명에서 사용되는 수직의 공통패턴이 이중 선으로 묶여져 있다.

위의 표에서 0은 별도로 표기되지 않고 블랭크 자체로 나타나 있다. 위의 표에서 가로방향은 9비트로 표현되는 CSD형의 필터계수를 나타내며, 세로방향은 11탭으로 나타나는 11개의 필터 계수를 가리킨다. 즉 h0 탭의 필터계수는 000000001의 CSD 필터계수이다. 상기 표에서 2^-1은 2의 -1승 즉 2^-1을 편의상 표시한 것이고, 2^-2은 2의 -2승 즉 2^-2을 표시한 것이다. 1번째 행(h0)과 1번째 열(2^-1)이 교차하는 지점은 x₁으로 정의되며, 기준 점으로 정해진다. 결국, 상기 기준점에서 가로방향으로의 이동은 최하위 비트(LSB)방향으로의 쉬프트가 되고, 세로방향으로의 이동은 단위 딜레이 만큼의 지연이 됨을 의미한다.

표 3에서 서로 인접한 필터계수들 예컨대 h0와 h1의 CSD코드워드들(000000001과 000000n0n)내에서 LSB 대응비트(9번째 비트)끼리는 1n이고, h1와 h2의 CSD 코드워드들(000000n0n과 000n00100)내에서 7번째 비트끼리는 n1이다. 이와 같이 서로 인접한 필터계수들의 CSD 코드워드들내에서 수직으로 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트(MSB)에 수직 공통패턴이 설정된다.

즉, 표 3에서 수직방향으로의 공통패턴을 찾아보면 1n과 n1같이 서로 보수관계일 때는 동일한 구조이므로 수직공통패턴은 1n 하나로서 나타남을 알 수 있다. 이 공통패턴을 x₂라고 하면 수직방향으로 1과 n의 합이 되므로 다음과 같이 정의된다.

x₂= x₁- x₁[-1] : 공통패턴

즉, 수직 공통패턴 x₂는 상기 기준점 x₁의 계수(여기서는 1)와, 상기 기준점 x₁의 계수를 수직방향으로 1(1탭)만큼 딜레이 시키고 부호를 반전시킨 계수(여기서는 n)의 합(여기서는 감산)으로서 정의되는 것이다. 따라서, 상기 수직 공통패턴 x₂는 표 3의 1행(h0)과 1열(2^-1)이 교차하는 지점에 1이 있고, 2행(h1)과 1열이 교차하는 지점에 n이 있는 것으로 가정하고, 이를 수직방향으로 한꺼번에 묶어서 공통패턴으로 정의한 것임을 알 수 있다. 위의 수직공통패턴을 구현하기 위해서는 한개의 덧셈기(여기서는 뺄셈기)가 필요하며, 필터의 출력신호는 상기 수직 공통패턴을 사용하면 다음과 같이 나타난다.

y = x₂8 - x₂[-1]>>6 -x₂[-2]>>3 -x₂[-3]>>1 +x₁[-4] +x₂[-5]>>1 + x₂[-6]>>3 + x₂[-7]>>6 -x₂[-8]>>8

마찬가지로, 상기 수식에서 ">>"은 쉬프트를 나타내는 부호로 사용되었으며, "[ ]"은 딜레이를 나타내는 부호로 사용되었다. 예를 들어, 상기 x₂8 라는 표현은 수직공통 패턴 x₂을 우측으로 8 비트 쉬프트 한 것을 의미한다. 따라서, 상기 x₂8은 표 3의 1행(h0) 및 2행(h1)과 9열(2^-9)이 교차하는 지점에 있는 1과 n을 나타낸다. 또한, - x₂[-1] >> 6은 수직공통 패턴 x₂을 수직방향으로 1(1탭) 만큼 딜레이하고 우측으로 6 비트 쉬프트 한 것으로서 표 3의 2행(h1) 및 3행(h2)과 7열(2^-7)이 교차하는 지점에 있는 n과 1을 나타낸다. - x₂[-2] >> 3은 수직공통 패턴 x₂을 부호 반전하고 2(2탭) 만큼 딜레이하고 우측으로 3 비트 쉬프트 한 것으로서 표 3의 3행(h2) 및 4행(h3)과 4열(2^-3)이 교차하는 지점에 있는 n과 1을 나타낸다. 여기서, 비트 쉬프트가 임의의 패턴이 속한 열보다 1만큼 작게 쉬프트되는 이유는 상기 x₁가 1비트 쉬프트를 자체로 내재하고 있기 때문이다. 따라서, 4열에 속해 있는 패턴은 3비트 쉬프트로 되는 것이다.

이와 같이, 상기 필터계수들중 상기 수직 공통성을 갖는 CSD 코드워드를 가진 필터계수들의 CSD 코드워드를 상기 설정된 수직 공통패턴 x₂에 기준하여 시프팅 및 지연 값으로 변환하고 그 변환값을 합성하면 상기 필터의 필터계수들이 구현되는 것이다.

위의 식을 통해 필터의 출력을 얻는 데에는 도 2에 도시된 바와 같이 8개의 덧셈기가 사용된다. 따라서, 수직 공유패턴을 구현하는데 필요한 1개의 덧셈기와 상기 8개의 덧셈기를 합하면, 총 9개의 덧셈기가 필터구현을 위해 사용됨을 알 수 있다.

도 2는 상기 수직 공통패턴을 이용하여 필터계수들을 구현한 디지털 필터의 구조를 보여준다. 도 2에서, 주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터는, 서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 수직 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에, 상기 CSD 코드워드들내의 최상위 비트들에 수직 공통패턴이 설정되도록 하기 위하여 데이터 입력단 x[n]에 연결된 지연 멤버(D1) 및 덧셈 멤버(A1)를 가지는 수직 공통패턴 출력생성부(100)를 구비한다. 또한, 상기 수직 공통패턴 출력생성부(100)의 상기 덧셈 멤버(A1)의 출력단에 공통으로 연결되어 상기 덧셈 멤버(A1)의 출력을 주어진 비트만큼(차례로 8비트,6비트,3비트,1비트) 최하위 비트방향으로 쉬프팅하는 쉬프트 레지스터 멤버(200)와, 상기 쉬프트 레지스터 멤버(200)의 각 출력단에 일측입력이 각기 연결된 덧셈 멤버(A9,A2,A8,A3,A7,A4,A6)와, 상기 덧셈 멤버(A2,A3,A4,A8,A7,A6)의 출력을 단위 딜레이(1클럭 사이클)만큼 지연하여 상기 덧셈 멤버(A3,A4,A7,A8,A9)의 타측 입력으로 제공하는 지연 멤버(D3,D4,D8,D9,D10)를 포함한다.

도 2를 참조하면, 라인들(T1~T6)에 연결된 덧셈기들은 부호 Ai(i는 1이상의자연수)로 표기되고, 지연기는 부호 Di로 표기되며, 입력신호는 x, 출력신호는 y로 나타나 있다. 또한, 라인들의 측면에 부여된 숫자는 쉬프트되는 비트수를 의미하는 것으로서 예를 들어 "8"은 필터링되어질 디지털 입력신호 x를 LSB방향으로 8비트 쉬프트 한 것을 나타낸다. 곱셈결과를 가져오는 쉬프트 동작을 구현하기 위해서는 입력신호를 클럭 신호에 응답하여 쉬프팅하는 쉬프트 레지스터가 사용된다. 또한, 도면에서 비록 덧셈기로 표현되어 있으나 실질적으로 뺄샘을 행하는 뺄셈기는 그 입력단에 부호"-"가 표기되어 있다.

도 2에서, 라인(T2)에서 수직 공통패턴 x₂가 구현된다. 즉, 상기 표 3에서 수직 공통패턴인 1n은 상기 기준점 x₁의 계수(여기서는 1)와, 상기 기준점 x₁의 계수를 지연기(D1)로써 1(1탭)만큼 딜레이 시키고 부호를 반전시킨 계수(여기서는 n)를 덧셈기(A1:여기서는 감산)로써 합함에 의해 구현된다. 따라서, 본 발명의 실시 예에서는 상기 지연기(D1)와 덧셈기(A1)를 함께 수직 공통패턴 출력생성부(100)로서 칭하였다.

라인(T2)를 통해 상기 수직 공통패턴 x₂이 쉬프트 레지스터(8비트)를 통해 8비트 쉬프트 한 출력이 얻어지므로, 상기 표 3내의 상기 h₀,h₁계수 및 h₉,h₁₀계수의 일부가 구현된다. 이는 즉, 상기 출력 식 내의 x₂8 과 -x₂[-8]>>8을 구현하기 위한 탭라인이 된다. 덧셈기(A9)는 상기 -x₂[-8]>>8을 계산하기 위해 사용되었다.

라인(T3)를 통해 상기 수직 공통패턴 x₂이 쉬프트 레지스터(6비트)를 통해 6비트 쉬프트 한 출력이 얻어지므로, 상기 표 3내의 상기 h₁,h₂계수 및 h₈,h₉계수의 일부가 구현된다. 이는 즉, 상기 출력 식 내의 -x₂[-1]>>6 과 x₂[-7]>>6을 구현하기 위한 탭라인이 된다. 덧셈기(A2)는 상기 -x₂[-1]>>6을 계산하기 위한 것이고, 덧셈기(A8)는 상기 x₂[-7]>>6을 계산하기 위해 사용된 것이다.

라인(T4)를 통해 상기 수직 공통패턴 x₂이 쉬프트 레지스터(3비트)를 통해 3비트 쉬프트 한 출력이 얻어지므로, 상기 표 3내의 상기 h₂,h₃계수 및 h₇,h₈계수의 일부가 구현된다. 이는 즉, 상기 출력 식 내의 -x₂[-2]>>3 과 x₂[-6]>>3 을 구현하기 위한 탭라인이 된다. 덧셈기(A3)는 상기 -x₂[-2]>>3을 계산하기 위해 사용된 것이고, 덧셈기(A7)는 상기 x₂[-6]>>3을 계산하기 위해 사용된 것이다.

라인(T5)을 통해, 상기 표 3내의 상기 h₃,h₄계수 및 h₆,h₇계수의 일부가 구현된다. 이는 즉, 상기 출력 식 내의 -x₂[-3]>>1 과 x₂[-5]>>1 을 구현하기 위한 탭라인이 된다. 덧셈기(A4)는 상기 -x₂[-3]>>1을 계산하기 위한 것이고, 덧셈기(A6)는 상기 x₂[-5]>>1을 계산하기 위한 것이다.

라인(T6)을 통해서는 상기 수직 공통패턴으로는 설정되지 아니한 상기 h₅의계수가 구현되며, 이는 즉, x₁[-4]을 구현하기 위한 탭라인이 된다. 덧셈기(A5)는 상기 x₁[-4]을 계산하기 위한 것이다. 상기 h₅계수 구현시 쉬프트 비트가 1로 되는 것은 x₁자체가 최하위 비트방향으로 1비트 쉬프트를 내재하고 있는 기준 점이므로 x₁을 구현할 때에는 구현 식보다 1을 더 쉬프트 하여야 하기 때문이다.

도면에서, 지연기들(Di)은 출력신호 y를 얻기 위해 각기 대응되는 덧셈기의 출력을 단위 딜레이 만큼 지연하기 위한 기능을 하며, 단위 딜레이는 1클럭 사이클에 대응되는 타임일 수 있다.

상기한 바와 같이 구성된 도면에서, 상기 디지털 필터는, 상기 딜레이 라인의 탭들중 상기 수직 공통패턴의 출력이 제공되는 딜레이 라인의 탭(T2)에 각각의 대응 쉬프트 레지스터(200:8,6,3,1)를 통하여 일측 입력단이 공통으로 연결된 복수의 덧셈기(A9,A2,A3,A4,A6,A7,A8)를 갖는 것을 알 수 있다.

상기한 바와 같이 수직 공통패턴을 이용하여 필터를 구현한 도 2의 구조에서는 수평 공통패턴을 이용한 도 1의 구조에 비해 4개의 덧셈기가 감소된다. 이로써, 30.8%의 덧셈기 감소율이 얻어진다.

이하에서는 실시 예로서, 상기한 바와 같은 본 발명의 수직 공통패턴을 이용하여 도 7과 같은 무선 수신단말기의 IF 디지털 신호처리부에 적용되는 디지털 필터를 구현한 경우에 덧셈기의 감소를 설명한다.

무선 수신단말기의 블록 구조를 보인 도 7을 참조하면, RF 신호처리부(10)를 통해 수신된 아나로그 입력신호는 A/D 변환기(22)에 의해 소정 비트의 디지털 샘플들로 변환되어 제1,2 승산기(24,25)에 제공된다. 상기 제1,2 승산기(24,25)는 상기 디지털 샘플들에 cos ωn 및 sin ωn을 각기 곱하여 믹싱을 한 후, 제1,2 로우패스 필터(LPF)에 제공한다. 상기 제1,2 로우패스 필터(26,27)는 주어진 대역으로 필터링을 행한 결과를 각기 대응되는 데시메이터(28,29)에 제공한다. 데시메이터(28,29)는 상기 필터링된 중간주파수 신호를 데이메이션하여 I,Q 신호로서 출력하여 기저대역 처리부(30)에 인가한다. 상기 기저대역 처리부(30)는 상기 입력된 신호에 대하여 채널 코딩과 소오스 코딩을 행한다.

상기 도 7의 중간주파수 처리부(20)는 DFDC(Digital Frequency Down Converter) 칩으로 구현될 수 있는데, 이의 구체는 도 8에 도시된 바와 같다. 도 8은 하리스 세미콘덕터(Harris Semiconductor)의 집적회로 "HSP50214"의 블록도로서, 믹서부(1)에 차례로 연결된 CIC 필터(2), CSD 필터(3), 및 병렬필터(4)로 구성된다. 본 발명에 따른 수직 공통패턴을 이용한 필터의 구현은 하프밴드 필터와 프로그래머블 필터로 이루어진 상기 CSD 필터(3)의 구현에 적용될 수 있는 것이다. 여기서, 상기 CSD 필터는 고속 저전력 구현이 필수적임은 말할 나위가 없다.

구체적으로 제1 실시 예로서, 1995년에 퀄컴(Qualcomm)에 의해 제안된 CDMA IS-95 중간주파수단의 사양을 본 발명에 따른 수직 공통패턴을 이용하여 구현한 것을 설명한다. 여기서, 디지털 필터의 샘플링 주파수는 19.6608MHz이며, 통과대역의 주파수와 감쇠량은 각각 630KHz와 0.1dB로 하였다. 저지대역의 주파수와 감쇠량은 각각 1.2288MHz와 -40dB로 하였다. 이와 같은 사양을 만족하도록 COSSAP FIR 필터설계 도구를 사용하여 설계한 결과, 73탭의 선형위상 필터계수를 얻었다. 총 73개의 필터계수 중에서 대칭이 되는 36개는 제외하고 앞부분의 37개를 24비트 프리시젼(precision)의 CSD형의 계수로 나타내면 표 4와 같이 된다. 여기서도 마찬가지로, -1은 n으로 표시된다. 표 4에서 맨 좌측의 열은 h₀부터 h₃₆의 계수를 나타내며, 맨 위의 행은 2^-1부터 2^-24의 비트를 나타낸다.

이러한 표 4와 같은 필터계수를 9비트에서부터 16비트까지의 정세도로 잘라서 각각 기존의 수평 공통패턴 방식과 수직공통패턴 방식을 사용하여 덧셈기의 숫자와 감소율을 알아보기로 한다. 표 5는 기존의 수평 공통패턴을 이용하여 CSD 계수들을 그룹핑한 것이고, 표 6은 본 발명에 따른 수직 공통패턴을 이용하여 CSD 계수들을 그룹핑한 것이다. 먼저, 표 5와 표 6의 9비트를 비교해 보자. 표 5에서 보듯이 종래의 수평공통패턴 방법을 사용하여 공통패턴을 표시하면 수평공통패턴은 101과 10n이 있다. 따라서 공통패턴을 만드는데는 2개의 덧셈이 필요하다. 그리고 표 5의 맨 우측 열에 공통패턴을 고려하여 그 계수를 구현하는데 필요한 덧셈의 수를 표시하였으며 그 합은 60개가 된다. 그러므로 총 덧셈기의 수는 62개가 되고 그 것을 전술한 종래의 방법으로 구현하면 도 3A,3B,3C로 이루어진 전체의 구조와 같이 된다.

표 6은 표 5와 동일한 9비트에서 그룹핑을 달리하여 수직 공통패턴으로 묶어 놓은 것이다. 표 6에서 보듯이, 수직 공통패턴은 11,1n,111,1n1이 있고 마지막으로 기존의 방법을 사용한 10n의 수평공통패턴이 존재한다. 이러한 공통패턴을 만드는데는 5개의 덧셈이 필요하고 표 6의 맨 우측 열에 표시된 덧셈의 수를 모두 합하면35개이다. 그러므로 총 덧셈의 수는 40개로 구현된다. 이를 상기한 도 2의 방법으로 구현하면 도 4A,4B로 이루어진 전체의 구조와 같이 된다. 따라서 기존의 방법에서 쓰인 62개의 덧셈의 수와 비교하면 64.5%의 감소를 달성하게 된다.

10비트에 대해서도 9비트에서와 같은 방법으로 수행하여 덧셈의 감소효과를 볼 수 있다. 그런데 표 8에서 h₂₉에 해당하는 행을 보면 더해야 할 개체가 3개인데 덧셈의 수가 5개이다. 이것은 수직 공통패턴 1n 때문에 발생한다. 1n이나 10n, 11nn 등 비대칭(antisymmetric)한 수직 공통패턴은 딜레이 체인(delay chain)의 아랫 단에 더해질 때 역수로 더해져야 하고 h₂₉의 경우처럼 대칭(symmetric)한 다른 공통패턴과 함께 있을 때 그대로 역수를 취해서 더해줄 수가 없다. 그러므로 아랫 단에 더할 때는 분리하여 더해주어야 하고 그럴 때에 하나의 덧셈이 더 필요하게된다.

10비트에 대한 수직 공통패턴과 필터 구조는 표 8과 도 6A,6B,6C로 이루어진 도면 전체에 나타나 있다. 이에 대비하여 표 7과 도 5A,5B,5C로 이루어진 도면 전체에는 종래의 수평 공통패턴으로 구현한 방법을 나타내었다. 10비트의 경우에 기존의 수평 공통패턴에서는 덧셈이 74개 필요하고 본 발명의 수직 공통패턴에서는 49개 필요하게 되므로 총 33.8%의 감소효과를 얻었다.

본 발명에 따른 수직 공통패턴을 이용하여 구현한 방법으로서, 9비트에서부터 16비트까지의 덧셈의 수를 구하여 그 감소율을 알아본 결과는 표 9에 나타나 있다. 표 9를 참조하면, 구현하는 정세도 비트 수가 작을수록 본 발명의 방법이 더욱 효과적임을 알 수 있다.

두 번째 예로써, 퀄컴에 의해 제안된 CDMA IS-95 중간주파수단의 사양을 본 발명의 수직 공통패턴을 이용하여 구현한 것을 설명한다. 필터의 샘플링 주파수는 19.6608MHz이며, 통과대역의 주파수와 감쇠량은 630kHz와 0.1dB로 앞의 제1 실시 예와 동일하다. 저지대역의 주파수와 감쇠량은 각각 820kHz와 -40dB로 하였다. 이와 같은 사양을 만족하도록 MATLAB FIR 필터설계 도구를 사용하여 설계한 결과, 219탭의 선형위상 필터계수를 얻었다. 총219개의 십진수 필터계수 중에서 대칭이 되는 109개는 제외하고 앞부분의 110개를 취하여 20비트 정세도의 2의 보수형의 수로 일차 변환한 후, 다시 CSD형의 계수로 나타내었다.

제 1실시예의 경우와 같은 방법으로 9비트에서부터 16비트까지의 감소율을 계산한 결과는 표 10에 나타나 있다. 표 10에서 보듯이 구현하는 정세도의 비트 수가 작을 때에 덧셈수의 감소효과가 더욱 큼을 알 수 있다.

따라서, 상기한 제1,2 실시예를 통하여 본 발명에서 제안한 구조와 기존의 구조와의 덧셈수 비교 결과는 다음과 같이 정리하여 나타낼 수 있다. 2개의 선형위상 FIR 필터에서 각기 73탭과 219탭을 9bit ~ 16bit의 필터계수 정세도로 비교한 결과, 73탭 필터에서의 덧셈기 감소효과는 15.38% (본 발명의 구조에서 사용된 덧셈기 평균 : 77개, 기존 구조에서 사용된 덧셈기 평균 : 91개)이고, 219탭 필터에서의 감소효과는 28.84% (본 발명 평균 : 153개, 기존 평균 : 215개)이므로, 평균 감소효과는 22.11%로서 나타난다.

이와 같이, 9비트에서 16비트의 필터계수 정세도를 갖는 선형위상 FIR 필터를 본 발명의 수직공통패턴을 사용하여 구현한 결과, 평균 22.11%의 덧셈수 감소효과를 달성하였다. 본 발명의 실시 예들을 통하여 높은 차수의 필터를 구현할 때와낮은 정세도로 구현할 때에 본 발명의 구조가 더욱 효과적임을 알 수 있었다.

한편, 본 발명에 따른 수직 공통패턴의 아키텍처는 선형 위상 FIR 필터뿐만 아니라 일반적인 필터에서도 사용될 수 있다.

상기한 바와 같이, 본 발명은 도면을 중심으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 필터 탭라인의 수 및 수직 공통패턴의 설정을 사안에 따라 변경하거나, 가감할 수 있음은 물론이며, 수직 공통패턴을 중심으로 수평 공통패턴을 혼용하여 필터계수를 구현하는 것도 가능하다. 또한, 곱셈을 위한 쉬프트 레지스터, 덧셈기, 지연기들을 하드웨어적으로 구현하는 것 이외에 마이크로프로세서나 디지털 신호처리기에 의해 소프트웨어적으로 필터를 구현할 수 있음은 물론이다.

상술한 바와 같이, 수직 공통패턴을 사용하여 필터계수를 구현하는 본 발명에 따르면 디지털 필터구현에 사용되는 덧셈의 수를 최소화하여 고속 및 저전력 디지털 필터를 제공하는 효과가 있다.

Claims

주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터에서 상기 필터계수들을 구현하는 방법에 있어서:

서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 탭수가 증가하는 방향으로 수직 공통성을 갖는 코드워드 패턴이 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트에 수직 공통패턴을 설정하는 단계와;

상기 필터계수들중 상기 수직 공통성을 갖는 CSD 코드워드를 가진 필터계수들의 CSD 코드워드를 상기 설정된 수직 공통패턴에 기준한 시프팅 및 지연 값으로 변환하여 상기 필터계수들을 합성적으로 구현하는 단계를 가짐에 의해,

상기 디지털 필터가 상기 딜레이 라인의 탭들중 상기 수직 공통패턴의 출력이 제공되는 딜레이 라인의 탭들에 대응 쉬프트 레지스터를 통하여 일측 입력단이 공통으로 연결된 복수의 덧셈기를 갖도록 하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 수직 공통성을 갖는 코드워드 패턴은 상기 탭수가 증가하는 방향으로 1n, 11, 111, 1n1,11nn중의 적어도 하나를 가리키는 CSD 코드워드임을 특징으로 하는 방법.
제1항에 있어서, 상기 수직 공통성을 갖는 코드워드 패턴은 상기 탭수가 증가하는 방향으로 n1, nn, nnn, n1n,nn11중의 적어도 하나를 가리키는 CSD 코드워드임을 특징으로 하는 방법.
제1항에 있어서, 상기 디지털 필터는 무선단말 송수신기의 저역통과 필터에 적용되는 선형위상 FIR 필터임을 특징으로 하는 방법.
제1항에 있어서, 상기 수직 공통패턴은 적어도 1개 이상으로 설정됨을 특징으로 하는 방법.
제1항에 있어서, 상기 딜레이 라인의 탭수는 FIR 필터 설계 도구를 사용하여 구하여짐을 특징으로 하는 방법.
n 비트(n은 2이상의 자연수)의 CSD 코드워드로 표현되는 필터 계수들에 의해 설정된 필터특성을 가지며 k 비트(k는 4이상의 자연수)의 디지털 샘플들을 입력신호로서 수신하여 필터링을 행하는 디지털 필터의 구현방법에 있어서:

서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 딜레이 라인이 증가하는 수직방향으로 수직 공통성을 갖는 코드워드 패턴이 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트에 수직 공통패턴을 설정하는 수직 공통패턴 출력생성부를 형성하는 단계와;

사용되는 덧셈기의 수를 줄이기 위해, 상기 필터계수들중 상기 수직 공통성을 갖는 CSD 코드워드를 가진 필터계수들의 CSD 코드워드를 상기 설정된 수직 공통패턴에 기준한 시프팅 및 지연 값으로 변환하여 상기 필터계수들을 합성적으로 구현하는 단계를 가짐을 특징으로 하는 방법.
제7항에 있어서, 상기 수직 공통성을 갖는 코드워드 패턴은 상기 딜레이 라인이 증가하는 수직 방향으로 1n, 11, 111, 1n1,11nn중의 적어도 하나를 가리키는 CSD 코드워드임을 특징으로 하는 방법.
제7항에 있어서, 상기 수직 공통성을 갖는 코드워드 패턴은 상기 딜레이 라인이 증가하는 수직 방향으로 n1, nn, nnn, n1n,nn11중의 적어도 하나를 가리키는 CSD 코드워드임을 특징으로 하는 방법.
주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터에 있어서:

서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 상기 탭수가 증가하는 방향으로 수직 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트들에 수직 공통패턴이 설정되도록 하기 위하여 데이터 입력단에 연결된 지연 멤버 및 덧셈 멤버를 가지는 수직 공통패턴 출력생성부와;

상기 수직 공통패턴 출력생성부의 상기 덧셈 멤버의 출력단에 공통으로 연결되어 상기 덧셈 멤버의 출력을 주어진 비트만큼 최하위 비트방향으로 쉬프팅하는 쉬프트 레지스터 멤버와;

상기 쉬프트 레지스터 멤버의 각 출력단에 일측입력이 각기 연결된 덧셈 멤버와;

상기 덧셈 멤버의 출력을 단위 딜레이만큼 지연하여 상기 덧셈 멤버의 타측 입력으로 제공하는 지연 멤버를 구비함을 특징으로 하는 디지털 필터.
주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 선형위상 디지털 필터에 있어서:

서로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 상기 딜레이 라인이 증가하는 수직방향으로 수직 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트들에 복수의 수직 공통패턴이 설정되도록 하기 위하여 데이터 입력단에 연결된 지연 멤버 및 덧셈 멤버를 가지는 복수의 수직 공통패턴 출력생성부와;

상기 수직 공통패턴 출력생성부의 상기 덧셈 멤버의 출력단에 공통으로 연결되어 상기 덧셈 멤버의 출력을 주어진 비트만큼 최하위 비트방향으로 쉬프팅하는 복수의 쉬프트 레지스터 멤버와;

상기 쉬프트 레지스터 멤버의 각 출력단에 일측입력이 각기 연결된 복수의 덧셈 멤버와;

상기 덧셈 멤버의 출력을 단위 딜레이만큼 지연하여 상기 덧셈 멤버의 타측 입력으로 제공하는 복수의 지연 멤버를 구비함을 특징으로 하는 디지털 필터.
주어진 비트수의 CSD 코드워드로 표현되는 CSD 필터계수를 각각의 딜레이 라인의 탭에서의 필터계수로서 가지는 CSD 타입 디지털 필터에 있어서:

서로 연속적으로 인접한 필터계수들의 CSD 코드워드들내에서 대응비트 끼리 상기 딜레이 라인이 증가하는 수직방향으로 수직 공통성을 갖는 코드워드 패턴이 복수로 존재하는 경우에 상기 CSD 코드워드들내의 최상위 비트들에 수직 공통패턴이 복수로 설정되도록 하기 위하여 데이터 입력단에 연결된 지연기 및 덧셈기를 가지는 수직 공통패턴 출력생성부와;

상기 수직 공통패턴 출력생성부의 상기 덧셈 멤버의 출력단에 공통으로 연결되어 상기 덧셈 멤버의 출력을 주어진 비트만큼 최하위 비트방향으로 쉬프팅하는 쉬프트 레지스터 멤버와;

상기 쉬프트 레지스터 멤버의 각 출력단에 일측입력이 각기 연결된 덧셈 멤버와;

상기 덧셈 멤버의 출력을 단위 딜레이만큼 지연하여 상기 덧셈 멤버의 타측 입력으로 제공하는 지연 멤버를 구비하며,

수직 공통패턴에 속하지 아니한 필터 계수들을 구현하기 위해 필요한 덧셈기, 쉬프트 레지스터, 및 지연기를 부가적으로 더 구비함을 특징으로 하는 디지털 필터.