KR100422394B1 - Wide-band direct digital frequency synthesizer using even harmonic frequency doubler - Google Patents
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Abstract
본 발명은 출력 주파수의 대역폭을 확장시키며 주파수 확장 과정에서 발생되는 고조파 성분에 의한 영향이 최소화되도록 한 짝수차항 고조파 주파수 체배기를 이용한 광대역 직접 디지털 주파수 합성기에 관한 것으로, 외부로부터 입력되는 주파수 제어신호에 해당하는 주기신호를 생성하기 위한 위상 적분기와, 위상 적분기의 출력에 해당하는 삼각함수 값을 저장하기 위한 메모리와, 삼각함수 값을 아날로그 신호로 변환하기 위한 디지털 아날로그 변환기와, 디지털 아날로그 변환기로부터 출력되는 고주파의 고조파 성분을 제거하기 위한 저역 통과 필터와, 저역 통과 필터로부터 출력되는 신호에서 기본 고조파 성분을 감쇠시켜 저역 통과 필터의 출력보다 높은 주파수를 발생시키는 주파수 체배기를 포함하여 이루어진다.The present invention relates to a wideband direct digital frequency synthesizer using an even-order harmonic frequency multiplier, which extends the bandwidth of an output frequency and minimizes the influence of harmonic components generated during the frequency expansion process. A phase integrator for generating a periodic signal, a memory for storing a trigonometric value corresponding to the output of the phase integrator, a digital analog converter for converting the trigonometric value into an analog signal, and a high frequency output from the digital analog converter And a low pass filter for removing the harmonic components of and a frequency multiplier for attenuating the fundamental harmonic components in the signal output from the low pass filter to generate a frequency higher than that of the low pass filter.
Description
본 발명은 통신기기에 사용되는 직접 디지털 주파수 합성기에 관한 것으로, 특히, 출력 주파수의 대역폭을 확장시키며 주파수 확장 과정에서 발생되는 고조파 성분에 의한 영향이 최소화되도록 한 짝수차항 고조파 주파수 체배기를 이용한 광대역 직접 디지털 주파수 합성기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a direct digital frequency synthesizer used in communication equipment, and in particular, wideband direct digital using an even-order harmonic frequency multiplier to extend the bandwidth of the output frequency and to minimize the influence of harmonic components generated during the frequency expansion process. Relates to a frequency synthesizer.
통신기기에 사용되는 주파수 합성기는 전체 시스템의 영향을 좌우할 만큼 중요한 역할을 한다. 직접 디지털 주파수 합성기는 PLL(Phase locked Loop) 주파수 합성기에 비해 고속의 주파수 변환, 고해상도의 주파수 튜닝, 저위상 잡음 특성을 갖고 있기 때문에 군용 주파수 호핑(Hopping) 시스템, 주파수 대역확산 방식 등에 사용된다. 그러나 직접 디지털 주파수 합성기는 여러개의 고조파 성분이 나타나고, 또한, 클럭 주파수의 1/2 이상의 주파수를 발생하는 것이 불가능한 단점을 갖고 있다. 현재 통신용 기기의 주파수가 고주파 대역으로 할당되고, 다양한 시스템이 서로 다른 주파수를 사용하며, 또한, 주파수 변조 방식도 다양해지기 때문에 이와 같은 조건을 만족하는 주파수 합성기가 필요하지만 쉽게 구하기 어려운 실정이다. 그러므로 통신용 기기의 제작비용을 감소시키며 기기의 신뢰성 확보를 위해서는 광대역 저위상 잡음 특성을 갖는 직접 디지털 주파수 합성기가 반드시 필요하다.Frequency synthesizers used in communication equipment play an important role in determining the influence of the overall system. Direct digital frequency synthesizers have faster frequency conversion, higher resolution frequency tuning, and lower phase noise compared to phase locked loop (PLL) frequency synthesizers, which are used in military frequency hopping systems and frequency spreading methods. However, the direct digital frequency synthesizer has a disadvantage in that a number of harmonic components appear, and it is impossible to generate a frequency higher than 1/2 of the clock frequency. Currently, the frequency of a communication device is allocated to a high frequency band, various systems use different frequencies, and the frequency modulation schemes are diversified. Therefore, a frequency synthesizer satisfying such a condition is required, but it is difficult to obtain easily. Therefore, a direct digital frequency synthesizer with wideband low phase noise characteristics is essential to reduce the manufacturing cost of the communication device and to ensure the reliability of the device.
도 1은 종래 집적 디지털 주파수 합성기의 구성도로서, 위상 적분기(11), 삼각함수 파형을 저장하는 롬(Read Only Memory; ROM)(12), 디지털 아날로그 변환기(13)로 구성된다.FIG. 1 is a block diagram of a conventional integrated digital frequency synthesizer, which includes a phase integrator 11, a read only memory (ROM) 12 storing a trigonometric waveform, and a digital-to-analog converter 13.
종래의 직접 디지털 주파수 합성기는 외부로부터 주파수 제어신호를 입력받아 위상적분기(11)를 통하여 입력 값을 클락에 동기시켜 더하게 되는데, 위상 적분기(11)의 출력 값은 클락에 동기되어 더해진 값을 2^r로 나눈 나머지 값이 된다. 여기서, r은 위상 적분기의 출력 레지스터의 비트(bit) 크기이다. 위상 적분기(11)의 출력 값은 ROM의 주소가 되어 ROM(12)에 저장된 삼각함수 값을 접근하고, ROM(12)의 출력 값은 디지털 아날로그 변환기(13)의 입력으로 보내준다. 디지털 아날로그 변환기(13)는 입력된 디지털 값을 아날로그 파형으로 변환시켜 준다.The conventional direct digital frequency synthesizer receives a frequency control signal from the outside and adds the input value to the clock through the phase integrator 11, and the output value of the phase integrator 11 adds the value added in synchronization with the clock. the remainder divided by ^ r. Where r is the bit size of the output register of the phase integrator. The output value of the phase integrator 11 becomes the address of the ROM to access the trigonometric value stored in the ROM 12, and the output value of the ROM 12 is sent to the input of the digital-to-analog converter 13. The digital analog converter 13 converts the input digital value into an analog waveform.
전술한 바와 같이 이루어지는 종래의 집적 디지털 주파수 합성기는 기준 클럭 주파수의 1/2배 이상의 주파수를 발생하는 것이 불가능하고, 기존의 주파수 체배기를 사용할 경우 기본 고조파 성분이 출력에 나타나게 된다.In the conventional integrated digital frequency synthesizer made as described above, it is impossible to generate a frequency that is 1/2 times or more of the reference clock frequency, and when the existing frequency multiplier is used, fundamental harmonic components appear in the output.
따라서 본 발명은 출력 주파수의 대역폭을 확장시키며 주파수 확장 과정에서 발생되는 고조파 성분에 의한 영향이 최소화되도록 하므로써 상기한 단점을 해소할 수 있는 짝수차항 고조파 주파수 체배기를 이용한 광대역 직접 디지털 주파수 합성기를 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a wideband direct digital frequency synthesizer using an even-order harmonic frequency multiplier that can solve the above disadvantages by extending the bandwidth of the output frequency and minimizing the influence of harmonic components generated during the frequency extension process. The purpose is.
상기한 목적을 달성하기 위한 본 발명은 외부로부터 입력되는 주파수 제어신호에 해당하는 주기신호를 생성하기 위한 위상 적분기와, 위상 적분기의 출력에 해당하는 삼각함수 값을 저장하기 위한 메모리와, 삼각함수 값을 아날로그 신호로 변환하기 위한 디지털 아날로그 변환기와, 디지털 아날로그 변환기로부터 출력되는 고주파의 고조파 성분을 제거하기 위한 저역 통과 필터와, 저역 통과 필터로부터출력되는 신호에서 기본 고조파 성분을 감쇠시켜 저역 통과 필터의 출력보다 높은 주파수를 발생시키는 주파수 체배기를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a phase integrator for generating a periodic signal corresponding to the frequency control signal input from the outside, a memory for storing a trigonometric function value corresponding to the output of the phase integrator, trigonometric value Digital analog converter for converting a signal into an analog signal, a low pass filter for removing high frequency harmonic components output from the digital analog converter, and a low pass filter output by attenuating fundamental harmonic components in a signal output from the low pass filter. Characterized in that it comprises a frequency multiplier for generating a higher frequency.
상기 위상 적분기는 리셋신호 및 클록신호에 따라 주파수 제어신호를 저장하는 제 1 레지스터와, 제 1 레지스터에 저장된 값과 출력 값을 합하기 위한 가산기와, 클록신호에 따라 가산기로부터 출력되는 값을 저장하는 제 2 레지스터로 이루어진 것을 특징으로 한다.The phase integrator includes a first register for storing a frequency control signal in accordance with a reset signal and a clock signal, an adder for summing a value stored in the first register and an output value, and a value output from the adder in accordance with a clock signal. And a second register.
상기 주파수 체배기는 노드 및 접지간에 저역 통과 필터의 출력신호에 따라 각각 동작되는 제 1 및 제 2 트랜지스터가 병렬 접속되고, 노드 및 전원전압 간에 출력단자가 연결되도록 구성된 것을 특징으로 한다.The frequency multiplier may be configured such that first and second transistors respectively operated according to the output signal of the low pass filter between the node and the ground are connected in parallel, and the output terminal is connected between the node and the power supply voltage.
도 1은 종래 직접 디지털 주파수 합성기의 구성도.1 is a block diagram of a conventional direct digital frequency synthesizer.
도 2는 본 발명에 따른 광대역 직접 디지털 주파수 합성기의 구성도.2 is a block diagram of a wideband direct digital frequency synthesizer according to the present invention.
도 3은 본 발명에 따른 주파수 체배기의 회로도.3 is a circuit diagram of a frequency multiplier according to the present invention.
도 4a 내지 도 4c는 주파수 체배기의 동작을 설명하기 위한 그래프도.4A to 4C are graphs for explaining the operation of the frequency multiplier.
<도면의 주요 부분에 대한 도면 부호의 설명><Description of reference numerals for the main parts of the drawings>
11 및 21: 위상적분기 12 및 22: 삼각함수 파형 저장 메모리11 and 21: Phase integrator 12 and 22: Trigonometric waveform storage memory
13 및 23: 디지털 아날로그 변환기13 and 23: digital-to-analog converters
24: 저역 통과 여파기 25: 주파수 체배기24: low pass filter 25: frequency multiplier
26, 28 및 29: 레지스터 27: 가산기26, 28, and 29: Register 27: Adder
직접 디지털 주파수 합성기는 클럭 주파수의 최대 1/2 이하만 사용할 수 있기 때문에 고속 주파수를 발생하는 데 제한이 있다. 고속 주파수를 발생시키기 위해서는 직접 디지털 주파수 합성기의 출력단에 주파수 혼합기를 연결하여 주파수를 천이 시켜야 하는데, 주파수 천이 과정에서 기본 주파수의 고조파 성분도 함께 왜곡되어 천이되기 때문에 주파수 특성이 나빠지게 된다. 본 발명은 이러한 단점을 극복하기 위해 주파수 체배기를 이용하여 주파수 대역폭을 확장시키면서 짝수차항이외의 고조파 성분을 감소시킨다.Direct digital frequency synthesizers are limited to generating high-speed frequencies because they can only use up to 1/2 of the clock frequency. In order to generate a high frequency frequency, a frequency mixer must be directly connected to the output terminal of the digital frequency synthesizer, and the frequency characteristics are deteriorated because the harmonic components of the fundamental frequency are also distorted and shifted together during the frequency transition process. The present invention reduces the harmonic components other than even order terms while extending the frequency bandwidth by using a frequency multiplier to overcome this disadvantage.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 광대역 집접 디지털 주파수 합성기의 구성도로서,2 is a block diagram of a broadband integrated digital frequency synthesizer according to the present invention;
외부로부터 입력되는 주파수 제어신호(FCW)에 해당하는 주기신호(W)를 생성하기 위한 디지털 위상 적분기(21), 상기 위상 적분기(21)의 출력에 해당하는 삼각함수 값을 저장하기 위한 메모리(22), 상기 삼각함수 값을 아날로그 신호로 변환하기 위한 디지털 아날로그 변환기(23), 상기 디지털 아날로그 변환기(23)로부터 출력되는 고주파의 고조파 성분을 제거하기 위한 저역 통과 필터(24), 상기 저역 통과 필터(24)로부터 출력되는 신호(f+ 및 f-)에서 기본 고조파 성분을 감쇠시켜 상기 저역 통과 필터(24)의 출력보다 높은 주파수를 발생시키는 주파수 체배기(25)로 구성된다.A digital phase integrator 21 for generating a periodic signal W corresponding to the frequency control signal FCW input from the outside, and a memory 22 for storing trigonometric values corresponding to the output of the phase integrator 21. ), A digital analog converter 23 for converting the trigonometric value into an analog signal, a low pass filter 24 for removing high frequency harmonic components output from the digital analog converter 23, and the low pass filter ( And a frequency multiplier 25 that attenuates fundamental harmonic components in the signals f + and f− output from 24 to generate a higher frequency than the output of the low pass filter 24.
상기 위상 적분기(21)는 레지스터(26 및 28)와 가산기(27)로 이루어진다. 상기 레지스터(26)는 리셋신호(Reset) 및 클록신호(CLK)에 따라 상기 주파수 제어신호(FCW)를 저장하고, 상기 가산기(27)는 상기 레지스터(26)에 저장된 값과 상기 레지스터(28)로부터 출력되는 값을 합하여 상기 레지스터(28)로 전달한다.The phase integrator 21 consists of registers 26 and 28 and an adder 27. The register 26 stores the frequency control signal FCW according to a reset signal Reset and a clock signal CLK, and the adder 27 stores the value stored in the register 26 and the register 28. The values output from the sum are transferred to the register 28.
상기 주파수 체배기(25)는 도 3에 도시된 바와 같이 전원전압(Vcc) 및 노드(N) 간에 로드(LOAD)에 연결되는 출력단자가 접속되고, 상기 노드(N) 및 접지간에 상기 저역 통과 필터(24)의 출력신호(f+ 및 f-)에 따라 각각 동작되는 트랜지스터(M1 및 M2)가 병렬로 접속된다.The frequency multiplier 25 has an output terminal connected to a load LOAD between the power supply voltage Vcc and the node N, as shown in FIG. 3, and the low pass filter between the node N and ground. Transistors M1 and M2, which are operated in accordance with the output signals f + and f- of 24, are connected in parallel.
또한, 상기 메모리(22)의 출력단자 및 상기 디지털 아날로그 변환기(23)의 입력단자 간에는 상기 클록신호(CLK)에 따라 동작되는 레지스터(29)가 접속된다.In addition, a register 29 operated according to the clock signal CLK is connected between the output terminal of the memory 22 and the input terminal of the digital analog converter 23.
그러면 상기와 같이 구성된 본 발명에 따른 직접 디지털 주파수 합성기의 동작을 도 4a 내지 도 4c를 참조하여 설명하면 다음과 같다.Next, the operation of the direct digital frequency synthesizer according to the present invention configured as described above will be described with reference to FIGS. 4A to 4C.
외부 시스템의 마이크로 콘트롤러 등으로부터 디지털 신호인 상기 주파수 제어신호(FCW)가 상기 디지털 위상 적분기(21)로 입력되면 상기 위상 적분기(21)는 상기 주파수 제어신호(FCW)에 해당하는 주기를 갖는 톱니파형의 디지털 신호를 출력한다. 위상 적분기(21)의 출력 R(n)=R(n-1)+K와 같이 표현된다. 여기서, K는 주파수를 제어하기 위한 상기 주파수 제어신호(FCW)의 값이다. 따라서 매 클록마다 위상 적분기(21)의 출력은 증가하다가 R(n)의 레지스터의 값이 오버 플로우(Overflow)되면 나머지 값만 출력된다.When the frequency control signal FCW, which is a digital signal, is input to the digital phase integrator 21 from a microcontroller or the like of an external system, the phase integrator 21 has a sawtooth waveform having a period corresponding to the frequency control signal FCW. Outputs a digital signal. The output R (n) of the phase integrator 21 is expressed as R (n-1) + K. Here, K is the value of the frequency control signal FCW for controlling the frequency. Therefore, the output of the phase integrator 21 increases every clock, and only the remaining values are output when the value of the register of R (n) overflows.
이때, 롬(ROM)으로 이루어진 상기 메모리(22)의 크기를 감소시키기 위해 삼각함수 파형의 대칭특성을 이용하는데, 상기 위상 적분기(21)로부터 출력되는 신호 중 최상위 2 비트를 제어신호로 사용한다. 즉, 최상위 M 비트는 삼각함수 파형의 진폭의 위치(+ 또는 -)를 결정하고, M-1 위치의 비트 값은 삼각함수 파형의 위상의 위치(좌 및 우)를 결정한다.In this case, in order to reduce the size of the memory 22 having a ROM, the symmetry characteristic of the trigonometric function waveform is used, and the most significant two bits of the signal output from the phase integrator 21 are used as a control signal. That is, the most significant M bit determines the position (+ or-) of the amplitude of the trigonometric waveform, and the bit value of the M-1 position determines the position (left and right) of the phase of the trigonometric waveform.
이와 같은 방식을 적용하면 메모리(22)의 크기를 감소시킬 수 있기 때문에 전력소모 및 동작속도면에서 성능 향상을 이룰 수 있다. 이때, 메모리(22)로부터 출력되는 신호는 디지털 삼각함수 파형의 값을 갖는데, 이 출력 값은 레지스터(29)를 통해 디지털 아날로그 변환기(23)로 전달되어 아날로그 신호로 변환된다.By applying such a method, since the size of the memory 22 can be reduced, performance can be improved in terms of power consumption and operation speed. At this time, the signal output from the memory 22 has the value of the digital trigonometric waveform, the output value is transferred to the digital-to-analog converter 23 through the register 29 is converted into an analog signal.
디지털 아날로그 변환기(23)는 상기 메모리(22)에 저장된 삼각함수 값을 출력하는데, 0° 및 180°의 차동신호(f+ 및 f-)를 출력한다. 차동신호를 출력하기위해서는 전류 조정형 디지털 아날로그 변환기(23)를 이용한다.The digital-to-analog converter 23 outputs trigonometric values stored in the memory 22, and outputs differential signals f + and f- of 0 ° and 180 °. In order to output the differential signal, a current adjustable digital-to-analog converter 23 is used.
상기 디지털 아날로그 변환기(23)로부터 출력되는 차동신호는 저역 통과 필터(24)를 통과한다. 저역 통과 필터(24)는 높은 주파수 생성 시 발생하는 고조파 성분을 제거함으로서 후단의 주파수 체배기(25)의 비선형성에 의한 왜곡을 감소시키는 역할을 한다. 저역 통과 필터(24)로부터 출력되는 신호(f+ 및 f-)는 주파수 체배기(25)에 입력된다.The differential signal output from the digital-to-analog converter 23 passes through the low pass filter 24. The low pass filter 24 serves to reduce distortion caused by nonlinearity of the frequency multiplier 25 in the rear stage by removing harmonic components generated during high frequency generation. The signals f + and f− output from the low pass filter 24 are input to the frequency multiplier 25.
상기 저역 통과 필터(24)로부터 출력되는 신호(f+ 및 f-)는 주파수 체배기(25)의 트랜지스터(M1 및 M2)의 게이트로 각각 입력되는데, 트랜지스터(M1 및 M2)의의 게이트에 인가되는 전압이 문턱전압보다 높으면 도통되고, 낮으면 차단되어 출력전류(i3)는 상기 트랜지스터(M1 및 M2)를 통해 흐르는 전류(i1 및 i2)의 합이 된다. 따라서 입력전압이 차동이기 때문에 전류의 합에 의해 2배의 주파수가 생성된다. 본 발명의 주파수 체배기(25)는 입력신호로부터 제 1 고조파 성분을 감쇠시키므로 기존의 주파수 체배기보다 좋은 출력특성을 갖는다.The signals f + and f− output from the low pass filter 24 are input to the gates of the transistors M1 and M2 of the frequency multiplier 25, respectively. The voltages applied to the gates of the transistors M1 and M2 If it is higher than the threshold voltage, it is turned on, and if it is low, the output current i3 becomes the sum of the currents i1 and i2 flowing through the transistors M1 and M2. Therefore, because the input voltage is differential, twice the frequency is generated by the sum of the currents. The frequency multiplier 25 of the present invention attenuates the first harmonic component from the input signal and thus has better output characteristics than the conventional frequency multiplier.
도 4a는 상기 트랜지스터(M1)를 통해 흐르는 전류(i1)의 파형이며, 도 4b는 상기 트랜지스터(M2)를 통해 흐르는 전류(i2)의 파형이고, 도 4c는 상기 주파수 체배기(25)의 출력단자를 통해 흐르는 전류(i3)의 파형을 각각 도시한다.4A is a waveform of a current i1 flowing through the transistor M1, FIG. 4B is a waveform of a current i2 flowing through the transistor M2, and FIG. 4C is an output terminal of the frequency multiplier 25. The waveforms of the current i3 flowing through are shown respectively.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상술한 바와 같이 본 발명은 직접 디지털 주파수 합성기의 출력이 짝수차항 주파수 체배기를 통과하도록 하므로써 기본 고조파 성분의 출력이 감쇠되면서 2배의 출력 주파수가 발생되도록 한다. 또한, 기존에는 출력 주파수의 대역 확장을 위해 외부에 고성능 고가의 주파수 체배기를 사용하였으나, 본 발명은 직접 디지털 주파수 합성기와 단일 칩으로 구현되도록 하므로써 소형화 저전력화 및 저 가격화를 실현할 수 있다.As described above, the present invention allows the output of the direct digital frequency synthesizer to pass through the even-order frequency multiplier so that the output frequency of the fundamental harmonic component is attenuated and the output frequency is doubled. In addition, in the past, a high performance expensive frequency multiplier was used externally to expand the output frequency band, but the present invention can be realized by miniaturization, low power, and low cost by being directly implemented by a digital chip and a single chip.
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