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KR100422354B1 - 반도체 장치의 테스트 회로 - Google Patents

반도체 장치의 테스트 회로 Download PDF

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KR100422354B1
KR100422354B1 KR10-2001-0051279A KR20010051279A KR100422354B1 KR 100422354 B1 KR100422354 B1 KR 100422354B1 KR 20010051279 A KR20010051279 A KR 20010051279A KR 100422354 B1 KR100422354 B1 KR 100422354B1
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Abstract

본 발명은 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 반도체 장치의 테스트 회로에 관한 것으로, 칩 외부에서 내부 회로로 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하므로써, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있는 반도체 장치의 테스트 회로를 제공하는데 목적이 있다. 이를 위한 본 발명에 의한 반도체 장치의 테스트 회로는 반도체 장치의 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 테스트 회로에 있어서, 테스트 칩 외부에서 수신된 클럭신호를 수신하여 주파수가 다른 다수개의 내부클럭신호를 발생하는 링 오실레이터부와, 상기 링 오실레이터 회로부에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력하는 제 1 멀티플렉서 회로부와, 상기 제 1 멀티플렉서 회로부에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정하는 피측정 회로부를 구비한 것을 특징으로 한다.

Description

반도체 장치의 테스트 회로{TEST CIRCUIT FOR SEMICONDUCTOR DEVICE}
본 발명은 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 반도체 장치의 테스트 회로에 관한 것으로, 특히 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정하기 위하여 칩 외부에서 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하도록 한 테스트 회로에 관한 것이다.
라이브러리 셀에 기초하여 설계 제작한 ASIC의 동작주파수, 칩의 면적, 전력 소모와 같은 성능은 사용한 셀의 성능에 좌우된다.
설계자에게 정확한 셀의 특성을 제공함으로써 설계자는 이를 바탕으로 예측된 성능을 낼수 있게된다. 따라서, 셀 라이브러리의 특성을 시험할 수 있는 테스트칩의 제작이 필요하다. 그중에서 순차 논리 셀의 동작 주파수를 측정하기위한 방법으로 현재까지는 테스트 칩을 제작하고 테스트하는 과정에서 칩의 외부에서 클럭신호를 인가하는 방법을 사용하였다.
도 1은 종래 기술에 따른 반도체 장치의 테스트 회로를 블록도로 나타낸 것이다. 도시된 바와 같이, 종래의 테스트 회로(2)는 테스트칩(1) 외부에서 외부클럭을 수신받아 동작하도록 구성되어 있다.
그러나, 상기 구성을 갖는 종래의 테스트 회로는 칩의 외부에서 클럭신호를 인가하게 되면 리드프레임(lead frame)등의 영향으로 클럭신호가 테스트회로에 입력되기 전에 왜곡이 발생하여 셀 자체의 순수한 최대 동작 주파수를 측정하는데 어려움이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 칩 외부에서 내부 회로로 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하므로써, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있는 반도체 장치의 테스트 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 장치의 테스트 회로의 블록도
도 2는 본 발명에 의한 반도체 장치의 테스트 회로의 구성도
도 3은 도 2에 도시된 링 오실레이터 회로부중 21단의 링 오실레이터 회로를 나타낸 회로도
도 4a 및 도 4b는 도 2에 도시된 카운터 회로부의 회로도 및 동작 타이밍도
도 4c는 도 4a에 도시된 제어 신호(S0-S2)와 출력 신호의 진리표
도 5a 및 도 5b는 도 2에 도시된 주파수 분주 회로부의 회로도 및 동작 타이밍도
도 5c는 도 5a에 도시된 제어 신호(S0-S2)와 출력 신호의 진리표
* 도면의 주요부분에 대한 부호의 설명 *
10 : 링 오실레이터부 11-18 : 링 오실레이터 회로부
20 : 멀티플렉서 회로부 30 : 피측정 회로부
31 : 카운터 회로부 32 : 주파수 분주 회로부
33 : 멀티플렉서 회로부 41-48 : D 플립플롭 회로부
49 : 멀티플렉서 회로부 51-58 : D 플립플롭 회로부
59 : 멀티플렉서 회로부
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 테스트 회로는 반도체 장치의 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 테스트 회로에 있어서, 테스트 칩 외부에서 수신된 클럭신호를 수신하여 주파수가 다른 다수개의 내부클럭신호를 발생하는 링 오실레이터부와, 상기 링 오실레이터 회로부에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력하는 제 1 멀티플렉서 회로부와, 상기 제 1 멀티플렉서 회로부에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정하는 피측정 회로부를 구비한 것을 특징으로 한다.
상기 피측정 회로부는 상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호와 외부로부터 수신된 클럭신호를 수신하여 2N배의 주파수를 갖는 신호를 발생하는 카운터 회로부와, 상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호를수신하여 2N배 분주된 신호를 발생하는 주파수 분주 회로부와, 상기 카운터 회로부의 출력 신호와 상기 주파수 분주 회로부의 출력 신호 중 하나를 선택하여 출력하는 제 2 멀티플렉서 회로부를 구비한 것을 특징으로 한다.
상기 카운터 회로부는 상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과, 상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 3 멀티플렉서 회로부로 구성된 것을 특징으로 한다.
상기 주파수 분주 회로부는 상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과, 상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 4 멀티플렉서 회로부로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 반도체 장치의 테스트 회로의 구성도로서, 링 오실레이터부(10), 멀티플렉서부(20), 피측정 회로부(30)로 구성된다.
상기 링 오실레이터부(10)는 다수개의 링 오실레이터 회로부(11-18)로 구성되며, 외부에서 수신된 외부클럭신호(CLR)를 수신하여 피측정 회로부(30)에서 사용될 내부클럭신호를 생성한다.
일반 실험실의 계측장비로 100MHz 까지의 다양한 클럭신호를 만들기가 어렵기 때문에 인버터를 이용하여 5단, 11단, 21단, 31단, 41단, 61단, 121단 및 437단의 제 1 내지 제 8 링 오실레이터 회로부(11-18)를 구성하여 다수개의 내부클럭신호를 발생한다.
상기 멀티플렉서 회로부(20)는 상기 제 1 내지 제 8 링 오실레이터 회로부(11-18)에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력한다.
상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정한다. 상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)로부터 수신된 내부클럭신호와 외부로부터 수신된 외부클럭신호(CLR)를 수신하여 2N배의 주파수를 갖는 신호를 발생하는 카운터 회로부(31)와, 상기 멀티플렉서 회로부(20)로부터 수신된 내부클럭신호를 수신하여 2N배 분주된 신호를 발생하는 주파수 분주 회로부(32)와, 상기 카운터 회로부(31)의 출력 신호와 상기 주파수 분주 회로부(32)의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서 회로부(33)로 구성된다.
상기 링 오실레이터부(10)에서 생성된 다수개의 내부클럭신호는 상기 멀티플렉서 회로부(20)에 의해 한개가 선택되어 피측정 회로부(30)의 클럭신호로 사용된다. 상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)에서 수신된 클럭신호를 사용하여 셀의 동작 및 최대 동작 주파수를 측정한다. 이때, 하나의 셀의 동작확인을 위해서는 회로가 그 셀만으로 이루어지는 것이 좋다. 따라서, 상기 피측정 회로부(30)는 구성이 간단한 카운터 회로부(31)와 주파수 분주 회로부(32)의 두가지 회로를 사용하였다.
상기 카운터 회로부(31)는 N개의 플립플롭을 사용하여 카운터를 구성하였을 경우 모든 플립플롭의 출력이 입력된 클럭 신호의 2N배의 주파수를 가지고 출력되며, 상기 주파수 분주 회로부(32)는 입력의 주파수가 한단 전파할 때마다 분주되므로 N개의 플립플롭으로 구성된 주파수 분주회로의 출력은 입력 신호가 2n배 분주되어 출력된다.
상기와 같이 두가지 테스트 회로를 구성하여 카운터 블록을 만든 뒤 링 오실레이터부에서 생성된 내부클럭신호를 받아들이게 된다. 이렇게하여 테스트 회로의 출력을 계측장비(오실로스코프)를 통하여 관측하면 셀의 최대 동작주파수를 알수 있다.
도 3은 도 2에 도시된 링 오실레이터 회로부(10) 중 21단의 링 오실레이터 회로를 나타낸 회로도로서, 1개의 NAND 게이트(G1)와, 직렬로 연결된 20개의 인버터(G2-G21)로 구성된다.
본 발명에서 사용된 21단의 링 오실레이터 회로는 외부로부터 수신된 외부클럭신호와 노드(Nd3)의 신호를 수신하는 NAND 게이트(G1)와, 상기 NAND 게이트(G1)의 출력 노드(Nd1)와 출력 단자(Nd2) 사이에 직렬로 연결된 10개의 인버터(G2-G11)와, 상기 출력 단자(Nd2)와 상기 노드(Nd3) 사이에 직렬로 연결된 10개의인버터(G12-G21)로 구성된다.
도 4a는 도 2에 도시된 카운터 회로부(31)의 회로도로서, 8개의 D 플립플롭(41-48)과 1개의 멀티플렉서 회로부(49)로 구성된다. 상기 멀티플렉서 회로부(49)는 제어 신호(S0-S2)에 의해 상기 8개의 D 플립플롭(41-48)에서 출력된 신호 중 하나를 선택하여 출력한다.
도 4b는 도 4a의 카운터 회로부(31)의 동작 타이밍도이고, 도 4c는 멀티플렉서 회로부(49)로 인가되는 제어 신호(S0-S2)와 출력 신호의 진리표이다.
도 5a는 도 2에 도시된 주파수 분주 회로부(32)의 회로도로서, 8개의 D 플립플롭(51-58)과 1개의 멀티플렉서 회로부(59)로 구성된다. 상기 멀티플렉서 회로부(59)는 제어 신호(S0-S2)에 의해 상기 8개의 D 플립플롭(51-58)에서 출력된 신호 중 하나를 선택하여 출력한다.
도 5b는 도 5a의 주파수 분주 회로부(32)의 동작 타이밍도이고, 도 5c는 멀티플렉서 회로부(59)로 인가되는 제어 신호(S0-S2)와 출력 신호의 진리표이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 테스트 회로에 의하면, 칩 외부에서 인가된 클럭신호를 사용하지 않고 칩 내부에서 생성된 클럭신호를 사용하므로서, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있다. 또한, 여러단의 링 오실레이터로부터 생성된 신호는 카운터 및 주파수 분주회로의 클럭신호로 사용하여 셀의 동작 및 셀의 최대 동작 주파수의 한계를 측정할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 장치의 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 테스트 회로에 있어서,
    테스트 칩 외부에서 수신된 클럭신호를 수신하여 주파수가 다른 다수개의 내부클럭신호를 발생하는 링 오실레이터부와,
    상기 링 오실레이터 회로부에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력하는 제 1 멀티플렉서 회로부와,
    상기 제 1 멀티플렉서 회로부에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정하는 피측정 회로부를 구비한 것을 특징으로 하는 반도체 장치의 테스트 회로.
  2. 제 1 항에 있어서, 상기 피측정 회로부는,
    상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호와 외부로부터 수신된 클럭신호를 수신하여 2N배의 주파수를 갖는 신호를 발생하는 카운터 회로부와,
    상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호를 수신하여 2N배 분주된 신호를 발생하는 주파수 분주 회로부와,
    상기 카운터 회로부의 출력 신호와 상기 주파수 분주 회로부의 출력 신호 중 하나를 선택하여 출력하는 제 2 멀티플렉서 회로부를 구비한 것을 특징으로 하는반도체 장치의 테스트 회로.
  3. 제 2 항에 있어서, 상기 카운터 회로부는,
    상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과,
    상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 3 멀티플렉서 회로부로 구성된 것을 특징으로 하는 반도체 장치의 테스트 회로.
  4. 제 2 항에 있어서, 상기 주파수 분주 회로부는,
    상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과,
    상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 4 멀티플렉서 회로부로 구성된 것을 특징으로 하는 반도체 장치의 테스트 회로.
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