KR100420415B1 - Internal voltage drop circuit - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 34
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 230000002194 synthesizing effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 4
- 238000003491 array Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
본 발명은 반도체 메모리 장치의 내부전압강하회로에 관한 것으로, 서로 다른 크기를 가지는 두개의 내부전압을 제공하여, 이 두개의 출력 중 낮은 값을 갖는 내부전압은 메모리 셀 어레이를 구동하고, 높은 값을 갖는 내부전압은 주변회로를 구동함으로써 메모리 칩에서 파워 소비의 감소효과와 동작속도의 저하를 방지할 수 있는 기술이다.The present invention relates to an internal voltage drop circuit of a semiconductor memory device, and provides two internal voltages having different magnitudes, so that an internal voltage having a lower value among the two outputs drives a memory cell array and has a high value. Internal voltage is a technology that can reduce the power consumption and operation speed of the memory chip by driving the peripheral circuit.
Description
본 발명은 메모리 셀 어레이 및 메모리 주변회로에 구동전압을 공급하는 반도체 메모리장치의 내부전압강하회로(internal voltage down converter)에 관한 것으로, 특히 서로 다른 값을 갖는 두개 이상의 내부동작전압들을 출력하여, 메모리 셀 어레이와 주변회로가 서로 다른 내부동작전압에 의해 각각 동작되도록 함으로써 파워소비를 줄이고 동작속도의 저하를 방지시킨 내부전압강하회로에 관한 것이다.The present invention relates to an internal voltage down converter of a semiconductor memory device for supplying a driving voltage to a memory cell array and a memory peripheral circuit. The present invention relates to an internal voltage drop circuit in which a cell array and a peripheral circuit are operated by different internal operating voltages, thereby reducing power consumption and preventing a decrease in operating speed.
일반적으로, 반도체 메모리가 점점 고집적화 대용량화됨에 따라 칩 내부의 선폭은 더욱 가늘어지고 메모리 셀 트랜지스터의 크기는 점점 더 작아져서 칩의 신뢰성이 감소되고 대용량화에 의해 파워소비는 증가하는 문제가 발생하였다. 이러한 문제점을 해결하기 위해 종래에서는 내부전압강하회로를 사용하여 칩 내부의 동작 전압을 낮추는 방법을 사용하고 있다.In general, as semiconductor memories become more highly integrated and have larger capacities, the line width inside the chip becomes thinner and the size of the memory cell transistors becomes smaller, resulting in a decrease in chip reliability and power consumption. In order to solve this problem, a conventional method of lowering an operating voltage inside a chip using an internal voltage drop circuit is used.
제1도는 종래의 내부전압강하회로를 사용한 메모리 칩의 한 예를 나타낸 블럭도이다.1 is a block diagram showing an example of a memory chip using a conventional internal voltage drop circuit.
외부전원전압(Vcc)이 메모리 칩에 인가되면 내부전압강하회로부(100)에 의하여 그 크기가 외부전원전압보다 낮아진 내부진압(Vint)이 메모리 셀 어레이(110)와 메모리 주변 회로부(120)로 공급된다. 이렇게 동일한 내부전압(Vint)을 메모리 셀 어레이(110)와 메모리 주변 회로부(120)가 같이 사용할 경우 파워소비는 줄일 수 있지만, 칩 내부의 동작전압이 낮아져서 동작속도가 늦어지는 문제점이 있다.When the external power supply voltage Vcc is applied to the memory chip, the internal voltage drop Vint of which the magnitude is lower than the external power supply voltage is supplied to the memory cell array 110 and the memory peripheral circuit unit 120 by the internal voltage drop circuit unit 100. do. When the same internal voltage Vint is used by the memory cell array 110 and the memory peripheral circuit unit 120 together, power consumption may be reduced, but the operating speed of the chip may be lowered, resulting in a slow operation speed.
제2도는 종래의 내부전압강하회로를 사용한 메모리 칩의 다른 예를 나타낸 것이다.2 shows another example of a memory chip using a conventional internal voltage drop circuit.
외부전원전압(Vcc)이 메모리 칩에 인가되면 메모리 주변회로(120)는 외부전원전압(Vcc)에 의해 동작되고, 메모리 셀 어레이(110)는 내부전압강하회로부(100)의 출력인 내부전압(Vint)에 의해 동작된다. 이 방법은 주변회로가 외분전원전압에의해 동작되므로, 제1도에서 사용된 반도체 메모리 장치에서 동작속도가 저하되는 문제를 개선할 수 있으나, 외부전원전압의 크기의 변화에 따라 주변회로의 동작속도 및 파워 소비가 변화하는 문제점이 있다.When the external power supply voltage Vcc is applied to the memory chip, the memory peripheral circuit 120 is operated by the external power supply voltage Vcc, and the memory cell array 110 uses the internal voltage (output) of the internal voltage drop circuit unit 100. Vint). In this method, since the peripheral circuit is operated by the external power supply voltage, the operation speed of the semiconductor memory device used in FIG. 1 can be improved. However, the operation speed of the peripheral circuit is changed according to the change of the external power supply voltage. And power consumption changes.
따라서 본 발명에서는 서로 다른 값을 갖는 두개 이상의 내부동작전압들을 발생하여 메모리 셀 어레이와 주변회로가 서로 다른 내부동작전압에 의해 동작되도록 함으로써 파워소비를 줄이고 동작속도의 저하를 방지시킨 내부전압강하회로를 제공하는데 그 목적이 있다.Accordingly, the present invention provides an internal voltage drop circuit that generates two or more internal operating voltages having different values to operate the memory cell array and the peripheral circuit by different internal operating voltages, thereby reducing power consumption and preventing a decrease in operating speed. The purpose is to provide.
상기 목적을 달성하기 위하여, 본 발명의 내부전압강하회로에서는 메모리 셀 어레이 및 메모리주변회로를 구동하기 위하여 외부로부터의 전원전압을 분압하기 위한 기준전위 발생수단과,In order to achieve the above object, in the internal voltage drop circuit of the present invention, reference potential generating means for dividing a power supply voltage from the outside to drive a memory cell array and a memory peripheral circuit;
상기 기준전위 발생수단으로부터의 출력 기준전압을 수신하여 서로 다른 크기의 제1, 제2 출력전압을 발생시키는 DC전압 증폭수단과,DC voltage amplifying means for receiving the output reference voltage from the reference potential generating means for generating first and second output voltages of different magnitudes;
상기 전원전압을 수신하여 스트레스전압을 발생시키는 스트레스전압 발생수단과,Stress voltage generating means for receiving the power supply voltage and generating a stress voltage;
상기 DC전압증폭수단의 제1 출력전압과 상기 스트레스전압 발생수단의 출력 전압을 합성하기 위한 제1 DC전압합성수단과,First DC voltage synthesizing means for synthesizing the first output voltage of the DC voltage amplifying means and the output voltage of the stress voltage generating means;
상기 DC전압증폭수단의 제2출력전압과 상기 스트레스전압 발생수단의 출력 전압을 합성하기 위한 제2 DC전압합성수단과,Second DC voltage synthesizing means for synthesizing the second output voltage of the DC voltage amplifying means and the output voltage of the stress voltage generating means;
상기 제1 DC전압합성수단의 출력전압을 수신하여 상기 메모리 셀 어레이의 파워라인에 공급되는 제1 내부전압을 발생시키는 제1 전류구동수단과,First current driving means for receiving an output voltage of the first DC voltage synthesizing means and generating a first internal voltage supplied to a power line of the memory cell array;
상기 제2 DC전압합성수단의 출력전압을 수신하여 상기 메모리 주변회로에 공급되는 제2 내부전압을 발생시키는 제2 전류구동수단을 구비하는 것을 특징으로 한다.And second current driving means for receiving the output voltage of the second DC voltage synthesizing means and generating a second internal voltage supplied to the memory peripheral circuit.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제3도는 본 발명의 내부전압강하회로를 사용한 반도체 메모리 장치의 블럭도로서, 외부전원전압(Vcc)을 입력으로 하여 서로 다른 값을 가지는 두개의 일정한 내부전원전압(Vint1, Vint2)을 발생시키는 내부전압강하회로부(200)와, 상기 내부전압강하회로부(200)로부터 발생된 제1 내부전원전압(Vint1)에 의해 동작되는 메모리 셀 어레이(110)와, 상기 내부전압강하회로부(200)로부터 발생된 제2 내부전원전압(Vint2)에 의해 동작되는 메모리 주변회로부(120)를 구비한다.3 is a block diagram of a semiconductor memory device using the internal voltage drop circuit of the present invention, which generates two constant internal power supply voltages Vint1 and Vint2 having different values by inputting an external power supply voltage Vcc. The memory cell array 110 operated by the voltage drop circuit unit 200, the first internal power supply voltage Vint1 generated from the internal voltage drop circuit unit 200, and the internal voltage drop circuit unit 200. The memory peripheral circuit unit 120 is operated by the second internal power supply voltage Vint2.
상기 내부전압강하회로부(200)는 두 개의 출력단자인 제1 내부전압(Vint1)과 제2 내부전압(Vint2)을 갖는다. 제1 내부전압(Vint1)은 메모리 셀 어레이(110)에 전원을 공급하고, 제2 내부전압(Vint2)은 메모리 주변회로부(120)에 전원을 공급한다. 이때, 메모리 셀 어레이에서의 파워소비를 최소화하고 주변회로에서의 동작속도저하를 최소화하기 위해서 제1 내부전압(Vint1)의 크기는 제2 내부전압(Vint2)의 크기보다 작아야 한다. 제2 내부전압(Vint2)의 크기는 외부전원전압의 변동을 고려하여 외부전원전압의 최소값과 같거나, 조금 낮은 값을 갖도록 하여 주변회로의 동작속도 저하를 최소화한다.The internal voltage drop circuit unit 200 has two output terminals, a first internal voltage Vint1 and a second internal voltage Vint2. The first internal voltage Vint1 supplies power to the memory cell array 110, and the second internal voltage Vint2 supplies power to the memory peripheral circuit unit 120. At this time, the size of the first internal voltage Vint1 should be smaller than the size of the second internal voltage Vint2 in order to minimize power consumption in the memory cell array and to reduce operation speed in the peripheral circuit. The size of the second internal voltage Vint2 is equal to or slightly lower than the minimum value of the external power supply voltage in consideration of a change in the external power supply voltage, thereby minimizing a decrease in the operating speed of the peripheral circuit.
제4도는 본 발명의 일실시예에 의한 내부전압강하회로의 블록도이다. 기준전압발생부(130)는 외부전원전압(Vcc)의 변동에 관계없이 일정한 기준전압(Vref)을 발생시킨다.4 is a block diagram of an internal voltage drop circuit according to an embodiment of the present invention. The reference voltage generator 130 generates a constant reference voltage Vref regardless of a change in the external power supply voltage Vcc.
DC전압 증폭부(140)는 상기 기준전압발생부(130)로 부터의 출력 기준전압을 받아서 서로 다른 크기의 제1, 제2 출력전압(Vr1,Vr2)을 발생시킨다.The DC voltage amplifier 140 receives the output reference voltage from the reference voltage generator 130 and generates first and second output voltages Vr1 and Vr2 having different magnitudes.
스트레스전압발생부(150)는 스트레스전압(Vstress)을 출력한다.The stress voltage generator 150 outputs a stress voltage Vstress.
제1 DC전압합성부(160)는 상기 DC전압 증폭부(140)의 제1 출력전압(Vr1)과 상기 스트레스전압발생부(150)의 출력전압(Vstress)을 합성한다.The first DC voltage synthesizer 160 synthesizes the first output voltage Vr1 of the DC voltage amplifier 140 and the output voltage Vstress of the stress voltage generator 150.
제2 DC전압합성부(170)는 상기 DC전압증폭부(140)의 제2 출력전압(Vr2)과 상기 스트레스전압발생부(150)의 출력전압(Vstress)을 합성한다.The second DC voltage synthesizer 170 synthesizes the second output voltage Vr2 of the DC voltage amplifier 140 and the output voltage Vstress of the stress voltage generator 150.
제1 전류구동부(180)는 상기 제1 DC전압합성부(160)의 출력전압(Vs1)을 수신하여 제1 내부전압(Vint1)을 발생시킨다.The first current driver 180 receives the output voltage Vs1 of the first DC voltage synthesizer 160 to generate a first internal voltage Vint1.
제2 전류구동부(190)는 상기 제2 DC전압합성부(190)의 출력전압(Vs2)을 수신하여 제2 내부전압(Vint2)을 발생시킨다.The second current driver 190 receives the output voltage Vs2 of the second DC voltage synthesizer 190 to generate a second internal voltage Vint2.
여기서, 상기 DC전압증폭부(140)의 제1 출력전압(Vr1) 증폭률(Av1)은 제2 출력전압(Vr2) 증폭률(Av2)보다 반드시 작아야 한다. 즉, Av1 < Av2이어야 한다. 따라서, Vr1 < Vr2 이고 Vs1 < Vs2 가 되어 Vint1 < Vint2가 된다.Here, the amplification rate Av1 of the first output voltage Vr1 of the DC voltage amplifier 140 must be smaller than the amplification rate Av2 of the second output voltage Vr2. That is, Av1 <Av2. Therefore, Vr1 <Vr2 and Vs1 <Vs2, where Vint1 <Vint2.
제5도는 제4도에 도시된 DC 전압증폭부(140)의 상세회로도로서, 전원전압(Vcc)과 제1, 제2 노드(N1,N2) 사이에 접속되고 게이트가 공통으로 상기 제2 노드(N2)에 연결된 제1, 제2 PMOS트랜지스터(MP1,MP2)와, 상기 제1 노드(N1)와 제3 노드(N3) 사이에 접속되고 게이트에 기준전압(Vref)이 인가되는 제1 NMOS트랜지스터(MN1)와, 상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되고 게이트가 제6 노드(N6)에 연결된 제2 NMOS트랜지스터(MN2)와, 상기 제3 노드(N3)와 접지전압(Vss)사이에 접속되고 게이트에 기준전압(Vref)이 인가되는 제3 NMOS트랜지스터(MN3)와, 상기 전원전압(Vcc)과 제2 출력전압(Vr2)을 출력하는 제4 노드(N4) 사이에 접속되며 게이트가 상기 제1 노드(N1)에 연결된 제3 PMOS트랜지스터(MP3)와, 상기 제 4 노드(N4)와 제1 출력전압(Vr1)을 출력하는 제5 노드(N5) 사이에 접속된 제1 저항(R1)과, 상기 제5 노드(N5)와 제6 노드(N6) 사이에 접속된 제2 저항(R2)과, 상기 제6 노드(N6)와 접지전압(Vss) 사이에 접속된 제3 저항(R3)으로 구성된다.FIG. 5 is a detailed circuit diagram of the DC voltage amplifier 140 shown in FIG. 4, and is connected between the power supply voltage Vcc and the first and second nodes N1 and N2 and has a gate in common. A first NMOS connected between the first and second PMOS transistors MP1 and MP2 connected to the N2 and the first node N1 and the third node N3 and to which a reference voltage Vref is applied to a gate. A second NMOS transistor MN2 connected between a transistor MN1, the second node N2 and a third node N3, and a gate connected to a sixth node N6, and the third node N3; And a third NMOS transistor MN3 connected between the ground voltage Vss and the reference voltage Vref applied to the gate, and a fourth node outputting the power supply voltage Vcc and the second output voltage Vr2. A third PMOS transistor MP3 connected between N4 and a gate connected to the first node N1, and a fifth node N5 outputting the fourth node N4 and the first output voltage Vr1. First resistor R1 connected between And a second resistor R2 connected between the fifth node N5 and the sixth node N6 and a third resistor R3 connected between the sixth node N6 and the ground voltage Vss. It consists of.
상기 제1 출력전압(Vr1)과 제2 출력전압(Vr2)의 값을 기준전압(Vref)과 제1, 제2,제3 저항(R1,R2,R3)의 함수로 표현하면 아래와 같다.The values of the first output voltage Vr1 and the second output voltage Vr2 are expressed as a function of the reference voltage Vref and the first, second, and third resistors R1, R2, and R3.
R1, R2, R3 > 0 이므로 Vr1 < Vr2 이다. Vr1과 Vr2는 상기 제1, 제2 DC 전압합성부(160,170)를 거쳐서 각각 제1, 제2 내부전압(Vint1,Vint2)을 만들기 때문에Vint1 < Vint2 가 되게 할 수 있다. 제1 내부전압(Vint1)을 메모리 셀 어레이(110)의 내부파워라인으로 연결시키고, 제2 내부전압(Vint2)을 메모리주변회로(120)의 내부파워라인으로 연결시킴으로써, 메모리 셀 어레이에서의 파워소비를 최소화하고 주변회로에서의 동작속도저하를 최소화할 수 있다.Since R1, R2, R3> 0, Vr1 <Vr2. Since Vr1 and Vr2 generate the first and second internal voltages Vint1 and Vint2 through the first and second DC voltage combining units 160 and 170, respectively, Vint1 < Vint2. The first internal voltage Vint1 is connected to the internal power line of the memory cell array 110, and the second internal voltage Vint2 is connected to the internal power line of the memory peripheral circuit 120, thereby providing power in the memory cell array. Minimize the consumption and reduce the operation speed in the peripheral circuit.
이상에서 설명한 바와 같이, 본 발명의 내부전압강하회로는 서로 다른 크기를 가지는 두개의 내부전압(Vint1,Vint2)을 제공한다. 이 두개의 출력 중 낮은 값을 갖는 내부전압(Vint1)은 메모리 셀 어레이를 구동하고, 높은 값을 갖는 내부전압(Vint2)은 주변회로를 구동함으로써 메모리 칩에서 파워 소비의 감소효과와 동작속도의 저하방지를 동시에 이룰 수 있는 효과가 있다.As described above, the internal voltage drop circuit of the present invention provides two internal voltages Vint1 and Vint2 having different magnitudes. Among these two outputs, the lower internal voltage Vint1 drives the memory cell array and the higher internal voltage Vint2 drives peripheral circuits, thereby reducing power consumption and operating speed in the memory chip. The effect can be achieved at the same time.
도 1은 종래의 내부전압강하회로를 사용한 메모리 칩의 블럭도.1 is a block diagram of a memory chip using a conventional internal voltage drop circuit.
도 2는 종래의 내부전압강하회로를 사용한 메모리 칩의 다른 블럭도.2 is another block diagram of a memory chip using a conventional internal voltage drop circuit.
도 3은 본 발명의 내부전압강하회로가 적용된 메모리 칩의 블럭도.3 is a block diagram of a memory chip to which the internal voltage drop circuit of the present invention is applied.
도 4는 본 발명의 일실시예에 의한 내부전압강하회로의 블럭도.4 is a block diagram of an internal voltage drop circuit according to an embodiment of the present invention.
도 5는 제 4도에 도시된 DC 전압증폭부의 상세회로도.5 is a detailed circuit diagram of the DC voltage amplifier shown in FIG.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
100,200 : 내부전압강하회로부 110 : 메모리 셀 어레이100,200: internal voltage drop circuit 110: memory cell array
120 : 메모리 주변 회로부 130 : 기준전압 발생부120: memory peripheral circuit unit 130: reference voltage generator
140 : DC 전압증폭부 150 : 스트레스전압 발생부140: DC voltage amplifier 150: stress voltage generator
160 : 제1 DC전압 합성부 170 : 제2 DC전압 합성부160: first DC voltage synthesizing unit 170: second DC voltage synthesizing unit
180 : 제1 전류 구동부 190 : 제2 전류 구동부180: first current driver 190: second current driver
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034199A KR100420415B1 (en) | 1996-08-19 | 1996-08-19 | Internal voltage drop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034199A KR100420415B1 (en) | 1996-08-19 | 1996-08-19 | Internal voltage drop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014992A KR19980014992A (en) | 1998-05-25 |
| KR100420415B1 true KR100420415B1 (en) | 2004-06-10 |
Family
ID=37323417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960034199A Expired - Fee Related KR100420415B1 (en) | 1996-08-19 | 1996-08-19 | Internal voltage drop circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100420415B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498430B1 (en) * | 1998-06-01 | 2006-01-27 | 삼성전자주식회사 | Synchronous semiconductor memory device capable of using various external power supply voltages |
| KR100365562B1 (en) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | Test circuit of semiconductor memory device |
| KR100745060B1 (en) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | Internal voltage drop circuit |
-
1996
- 1996-08-19 KR KR1019960034199A patent/KR100420415B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980014992A (en) | 1998-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19960819 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20010704 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19960819 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20030625 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20040209 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20040216 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20040217 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20061211 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080102 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090121 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100126 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110126 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20130109 |