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KR100415088B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR100415088B1
KR100415088B1 KR10-2001-0063309A KR20010063309A KR100415088B1 KR 100415088 B1 KR100415088 B1 KR 100415088B1 KR 20010063309 A KR20010063309 A KR 20010063309A KR 100415088 B1 KR100415088 B1 KR 100415088B1
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Abstract

본 발명은 비트라인(bit line) 형성용 콘택홀(contact hole)을 디파인(define)할 경우, 상기 콘택홀을 미세 크기로 제어할 수 있는 반도체장치의 제조방법에 관해 개시한다.
개시된 본 발명의 반도체장치의 제조방법은 도전영역을 포함한 기판 상에 절연층 및 반사방지층을 차례로 형성하는 단계; 반사방지층 상에 도전영역을 개구시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 식각마스크로 하고, SO2및 He의 혼합가스를 이용한 1차 건식 식각 공정에 의해 반사방지층을 제거함과 동시에 건식 식각 공정 시에 발생된 폴리머가 잔류된 반사방지층 측면에 부착되어 폴리머 측벽을 이루는 단계; 감광막 패턴 및 폴리머 측벽을 식각마스크로 하고, 2차 건식 식각 공정에 의해 절연층을 제거하여 콘택홀을 형성하는 단계; 및 감광막 패턴, 잔류된 반사방지층 및 폴리머 측벽을 제거하는 단계를 포함한다.

Description

반도체장치의 제조방법{method for fabricating semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 비트라인(bit line) 형성용 콘택홀(contact hole)을 디파인(define)할 경우, 상기 콘택홀을 미세 크기로 제어할 수 있는 반도체장치의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 기판과 배선 사이, 또는 상·하층 배선 사이를 전기적으로 연결하기 위한 접속 통로로서 콘택홀을 형성하고 있으며, 이러한 콘택홀에 금속을 매립시키어 배선으로 사용하고 있다.
그러나, 반도체소자가 고집적화됨에 따라, 상기 콘택홀의 크기 또한 감소되어야 하며, 이러한 현 실정에 맞춰 콘택홀의 크기를 최소화하려는 기술이 개발되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조 과정을 보인 공정단면도이고, 도 2는 도 1c의 TEM사진이다.
종래 기술에 따른 반도체장치의 제조방법은, 도 1a에 도시된 바와 같이, 트랜지스터(transistor)를 포함한 반도체기판(100) 전면에 산화실리콘을 화학기상증착(Chemical Vapor Deposition:이하, CVD라 칭함)하여 절연층(104)을 형성한 후, 상기 절연층(104) 상에 유기물질 재료의 반사방지층(Organic Bottom Anti-Reflective Coating layer)(106)을 형성한다. 이때, 상기 반사방지층(106)은 이후의 노광 공정 시, 노광 빛이 반사되는 것을 방지하는 역할을 한다.
도면부호 102는 소오스/드레인(source/drain) 등의 도전영역을 도시한 것이고, 도면부호 a1은 현재의 포토장비를 이용하여 디파인할 수 있는 콘택홀의 최소크기로, 대략 0.16∼0.18㎛, 바람직하게는 0.17㎛의 수치를 가진다.
이어서, 반사방지층(106) 상에 감광막(photoresist)을 도포하고, 노광 및 현상하여 도전영역(102)과 대응되는 부위를 노출시키는 감광막 패턴(PR)(108)을 형성한다. 이때, 감광막 패턴에서 상기 도전영역과 대응된 부위를 노출시키는 부위의 크기를 최소화하기 위해, 감광막을 도포한 후, 열에 의한 플로우 공정을 진행하고 나서 노광 및 현상 공정을 진행하여 감광막 패턴을 형성하는 방법을 사용한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(PR)(108)을 마스크로 하고, 1차 건식 식각 공정(120)에 의해 반사방지층을 제거한다. 이때, 상기 1차 건식 식각 공정은 식각가스로 CH4, Ar 및 O2가스를 혼합한 혼합가스를 이용한다. 상기 혼합가스는 상기 감광막 패턴(PR)(108)에 의해 노출된 반사방지층 부분과 화학반응하여 제거한다. 도면부호 107는 상기 1차 건식 식각 공정 진행 후 잔류된 반사방지층을 도시한 것으로, 잔류된 반사방지층(107)은 버티컬(vertical)한 측면 프로파일(profile)을 가진다.
이 후, 도 1c 및 도 2에 도시된 바와 같이, 상기 감광막 패턴(PR)(108)을 마스크로 하고, 2차 건식 식각 공정(122)에 의해 절연층을 제거하여 콘택홀(130)을 형성한다. 이때, 상기 2차 건식 식각 공정(122)에서 식각가스로는 C4H8, CH2F2및 Ar가스를 혼합한 혼합가스를 이용한다.
상기 혼합가스는 상기 감광막 패턴(PR)(108)에 의해 노출된 절연층 부분과 화학반응하여 제거한다.
상기 콘택홀(130) 크기는 최초 디파인하고자 한 콘택홀과 동일한 크기인 0.16∼0.18㎛, 바람직하게는 0.17㎛의 수치를 가진다.
또한, 도면부호 105는 상기 2차 건식 식각 공정(122) 진행 후 잔류된 절연층을 도시한 것이다.
이어서, 도 1d에 도시된 바와 같이, 감광막 패턴(PR)(106)과 잔류된 반사방지층(105)를 제거한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 결과물 상에 콘택홀(130)을 덮도록 금속을 스퍼터링하여 금속층을 형성한 후, 상기 금속층을 패턴 식각하여 비트라인(132)을 형성한다.
하기의 표 1은 종래 기술에 따른 웨이퍼 CD 값을 나타낸 것으로, 'C'는 웨이퍼의 중심부분(center)를 의미한 것이며, 중심부분(C)을 기준으로 'L'은 중심부분(C)의 왼쪽부분(Left)을, 'R'은 오른쪽부분(Right)을, 'T'는 탑부분(Top)을, 'B'는 바텀부분(Bottom)를, 'LT'는 왼쪽부(L)와 상부(T) 사이의 45도 부분을, 'RT'는 오른쪽부분(R)과 탑부분(T) 사이의 45도 각도 부분을, 'RB'는 오른쪽부분(R)과 바텀부분(B) 사이의 45도 부분을, 'LB'는 왼쪽부분(L)과 바텀부분(B) 사이의 45도 부분을 각각 의미한다.
(표 1)
레이어(layer) CD값(㎛)
L B C T R LT RT RB LB 평균값
반사방지층 0.145 0.1500 0.1550 0.1450 0.1440 0.1770 0.1800 0.1650 0.1680 0.1588
그러나, 종래 기술에 따른 반도체장치의 제조방법에서는 상기 제 1 및 제 2건식 식각 공정에 의해 0.16∼0.18㎛ 크기의 콘택홀을 형성하였으나, 그보다도 작은 0.14㎛ 이하의 크기의 콘택홀을 디파인하기가 어려웠다.
또한, 종래의 기술에서는 감광막에 리플로우 공정이 진행됨에 따라, 웨이퍼 CD(Critical Dimension) 균일도(uniformity)가 저하된 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 비트라인 형성용 콘택홀을 0.14㎛ 이하의 미세 크기로 제어할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조 과정을 보인 공정단면도.
도 2는 도 1c의 TEM사진.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 과정을 보인 공정단면도.
도 4는 도 3c의 TEM사진.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 도전영역
204, 205. 절연층 206. 반사방지층
208. 감광막 패턴 210. 절연 스페이서
220, 222. 건식 식각 공정 230. 콘택홀
232. 비트라인
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 도전영역을 포함한 기판 상에 절연층 및 반사방지층을 차례로 형성하는 단계; 반사방지층 상에 도전영역을 개구시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 식각마스크로 하고, SO2및 He의 혼합가스를 이용한 1차 건식 식각 공정에 의해 반사방지층을 제거함과 동시에 건식 식각 공정 시에 발생된 폴리머가 잔류된 반사방지층 측면에 부착되어 폴리머 측벽을 이루는 단계; 감광막 패턴 및 폴리머 측벽을 식각마스크로 하고, 2차 건식 식각 공정에 의해 절연층을 제거하여 콘택홀을 형성하는 단계; 및 감광막 패턴, 잔류된 반사방지층 및 폴리머 측벽을 제거하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 과정을 보인 공정단면도이고, 도 4는 도 3c의 TEM사진이다.
본 발명의 반도체장치의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 반도체기판(200) 상에 산화실리콘을 CVD하여 절연층(204)을 형성한 후, 상기 절연층(204) 상에 유기재료를 이용하여 반사방지층(206)을 차례로 형성한다. 이때, 상기 반도체기판(200)은 소오스/드레인 등의 도전영역(202)과 게이트(미도시)를 포함한 트랜지스터가 제조되어 있다.
이어서, 상기 반사방지층(206) 상에 감광막을 도포하고, 노광 및 현상하여 도전영역(202)과 대응된 부위를 노출시키는 감광막 패턴(PR)(208)을 형성한다.
a2는 감광막패턴의 개구부로, 상기 개구부는 현재의 포토장비를 이용하여 디파인할 수 있는 콘택홀의 최소크기로, 대략 0.16∼0.18㎛, 바람직하게는 0.17㎛의 수치를 가진다.
그 다음, 도 3b에 도시된 바와 같이, 상기 감광막 패턴(PR)(208)을 식각마스크로 하고, 1차 건식 식각 공정(220)에 의해 상기 반사방지층을 제거한다. 상기 1차 건식 식각 공정(220)은 식각가스로 SO2및 He의 혼합 가스를 이용하며, 상기 혼합가스는 감광막 패턴(PR)(108)에 의해 노출된 반사방지층과 화학 반응하여 상기 노출된 반사방지층을 제거한다.
이때, 상기 1차 건식 식각 공정(220) 진행 시, SO2가스는 O2가스와 같이 반응성이 강하지 못하고 측면(lateral)으로의 식각특성이 없기 때문에 식각 부유물과 반응하여 폴리머(polymer)를 발생시키고, 상기 폴리머가 잔류된 반사방지층의 노출된 측면에 부착되어 폴리머 측벽(space)(210)을 형성한다.
또한, b2는 폴리머 측벽(210) 간의 크기를 나타낸 것으로, a1보다 작은 0.13∼0.13㎛, 바람직하게는 0.13㎛의 수치를 가진다.
이 후, 도 3c 및 도 4에 도시된 바와 같이, 상기 감광막 패턴(208) 및 절연 스페이서(210)을 식각마스크로 하고, 2차 건식 식각 공정(222)에 의해 절연층을 제거하여 콘택홀(230)을 형성한다. 이때, 상기 2차 건식 식각 공정(222)은 식각가스로 C4H8, CH2F2및 Ar의 혼합가스를 이용하며, 상기 혼합가스에 의해 식각되어진 절연층의 측면 프로파일은 버티컬한 형상을 가진다.
상기 2차 건식 식각 공정(222) 결과, 상기 콘택홀(230)은 a2보다 작은 b2의 크기를 가진다.
이어서, 도 3d에 도시된 바와 같이, 감광막 패턴 및 반사방지층을 제거한다.
그 다음, 도 3e에 도시된 바와 같이, 상기 결과물 상에 상기 콘택홀(230)을 덮도록 금속을 스퍼터링하여 금속층을 형성한 후, 상기 금속층을 패턴 식각하여 비트라인(232)을 형성한다.
하기의 표 2는 본 발명에 따른 웨이퍼 CD 값을 나타낸 것으로, 본 발명의 방법에서는 종래 기술에 따른 CD값을 나타낸 표 1에 비해서 웨이퍼의 중심부분(C), 오른쪽부분(R), 왼쪽부분(L), 탑부분(T) 및 바텀부분(B)에서의 CD값이 균일하게 나타난다.
(표 2)
레이어(layer) CD값
L B C T R LT RT RB LB 평균값
반사방지층 0.1480 0.1450 0.1430 0.1490 0.1430 0.1550 0.1520 0.1480 0.1470 0.1478
이상에서와 같이, 본 발명의 반도체장치의 제조방법에서는 반사방지층 식각 공정 시에 식각가스로 SO2가스를 공급함으로써, 상기 SO2가스 공급에 의해 증가된 폴리머가 반사방지층의 노출된 측면에 부착되어 폴리머 측벽을 이루며, 상기 폴리머 측벽은 이후의 절연층 식각 공정 시 감광막 패턴과 함께 식각 마스크의 역할을 하게 된다. 따라서, 상기 폴리머 측벽 크기만큼 비트라인 형성용 콘택홀의 크기가 감소된다.
또한, 본 발명의 방법에서는 반사방지층 식각 공정 시에 식각가스로 SO2가스를 사용함에 따라, 증가된 폴리머에 의해 반사방지층의 측면으로의 식각특성이 방지할 수 있으므로 상기 비트라인 형성용 콘택홀을 0.14㎛ 이하의 미세 크기로 제어할 수 있다.
그리고 본 발명에서는 감광막 리플로우 공정을 진행하지 않음에 따라, 웨이퍼 CD 균일도가 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 도전영역을 포함한 기판 상에 절연층 및 반사방지층을 차례로 형성하는 단계;
    상기 반사방지층 상에 상기 도전영역을 개구시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하고, SO2및 He의 혼합가스를 이용한 1차 건식 식각 공정에 의해 상기 반사방지층을 제거함과 동시에 상기 건식 식각 공정 시에 발생된 폴리머가 잔류된 상기 반사방지층 측면에 부착되어 폴리머 측벽을 이루는 단계;
    상기 감광막 패턴 및 상기 폴리머 측벽을 식각마스크로 하고, 2차 건식 식각 공정에 의해 상기 절연층을 제거하여 콘택홀을 형성하는 단계; 및
    상기 감광막 패턴, 상기 잔류된 반사방지층 및 상기 폴리머 측벽을 제거하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서, 상기 반사방지층의 재료는 유기물질인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서, 상기 2차 건식 식각 공정은 C4H8, CH2F2및 Ar의 혼합가스를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항에 있어서, 상기 감광막 패턴을 제거한 후에, 상기 절연층 상에 콘택홀을 채우는 비트라인을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1항에 있어서, 상기 감광막 패턴은 개구된 부분이 0.16∼0.18㎛의 크기를 가지도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1항에 있어서, 상기 콘택홀은 0.13∼0.15㎛의 크기를 가진 것을 특징으로 하는 반도체장치의 제조방법.
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