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KR100413936B1 - 연산증폭기 - Google Patents

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KR100413936B1
KR100413936B1 KR10-1998-0036398A KR19980036398A KR100413936B1 KR 100413936 B1 KR100413936 B1 KR 100413936B1 KR 19980036398 A KR19980036398 A KR 19980036398A KR 100413936 B1 KR100413936 B1 KR 100413936B1
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KR
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signal
effect transistor
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Inventor
후미히코 가토
Original Assignee
엔이씨 일렉트로닉스 코포레이션
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Publication date
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Abstract

소비 전류를 증가시키지 않고, 신속하게 상승 출력 신호 또는 하강 출력 신호를 얻는다.
정전류원(I1, I2)에 개별적으로 병렬 접속되는 N형 전계 효과 트랜지스터(M15), P형 전계 효과 트랜지스터(M16)을 구비하고, 출력단의 N형 전계 효과 트랜지스터(M13), P형 전계 효과 트랜지스터(M14)의 게이트에 입력되는 입력단의 출력, 그것의 레벨 시프트 신호에 대응해서 P형 전계 효과 트랜지스터(M5, M6)으로 구성된 차동 트랜지스터쌍 및 N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍에 공급되는 각 바이어스 전류를 개별적으로 병렬 제어한다.

Description

연산 증폭기
(발명이 속하는 기술분야)
본 발명은 연산 증폭기에 관한 것으로, 특히 넓은 출력 범위의 출력단(出力段)을 갖는 연산 증폭기에 관한 것이다.
(종래의 기술)
이 같은 종류의 연산 증폭기의 하나로서 넓은 범위의 입출력이 가능하고 또한 큰 부하를 구동하기 위한 연산 증폭기가 있고, 본 발명자가 이미 일본국 특개평 8-204470호 공보 등에 제안되어 있다. 도 8은 이 종래의 연산 증폭기의 구성예를 도시하는 회로도이다.
도 8을 참조하면 이 종래의 연산 증폭기는 크게 분할하면, 신호 입력 단자(1, 2)의 신호를 입력하여 차동 증폭하는 입력단(入力段)과 출력 신호 단자(3)를 구동하여 신호를 출력하는 출력단으로 구성되어 있다.
입력단은 소스가 공통으로 접속되고, 게이트가 각각 신호 출력 단자(1, 2)에 접속되고 차동 트랜지스터쌍을 구성하는 N형 전계 효과 트랜지스터(M2, M1)와 N형 전계 효과 트랜지스터(M1, M2)의 공통 접속된 소스 및 저위측 전원 단자(4) 사이에 접속된 제 1 정전류원(I1)과,
게이트 및 드레인이 N형 전계 효과 트랜지스터(M1)의 드레인에 접속되고, 소스가 고위측 전원 단자(5)에 접속된 P형 전계 효과 트랜지스터(M3)와,
소스가 고위측 전원 단자(5)에 접속되고, 게이트가 P형 전계 효과 트랜지스터(M3)의 게이트 및 드레인에 접속되고, 드레인이 N형 전계 효과 트랜지스터(M2)의 드레인에 접속된 P형 전계 효과 트랜지스터(M4)를 구비하고,
또한 소스가 공통으로 접속되고, 게이트가 각각 신호 입력 단자(1, 2)에 접속되고 차동 트랜지스터쌍을 구성하는 P형 전계 효과 트랜지스터(M5, M6)와,
P형 전계 효과 트랜지스터(M5, M6)의 공통 접속된 소스 및 고위측 전원 단자(5) 사이에 접속된 제 2 정전류원(I2)와,
게이트 및 드레인이 P형 전계 효과 트랜지스터(M5)의 드레인과 접속되고, 소스가 저위측 전원 단자(4)에 접속된 N형 전계 효과 트랜지스터(M7)와,
게이트 및 드레인이 P형 전계 효과 트랜지스터(M6)의 드레인과 접속되고, 소스가 저위측 전원 단자(4)에 접속된 N형 전계 효과 트랜지스터(M8)와,
N형 전계 효과 트랜지스터(M7)와 전류 미러 접속되고, 드레인이 P형 전계 효과 트랜지스터(M3)의 드레인에 접속된 N형 전계 효과 트랜지스터(M9)와,
N형 전계 효과 트랜지스터(M8)와 전류 미러 접속되고, 드레인이 P형 전계 효과 트랜지스터(M4)의 드레인에 접속된 N형 전계 효과 트랜지스터(M10)를 구비하고 있다.
출력단은, 소스를 고위측 전원 단자(5)에 접속하고, 게이트를 P형 전계 효과 트랜지스터(M4), N형 전계 효과 트랜지스터(M2), N형 전계 효과 트랜지스터(M10)의 각 드레인에 접속한 P형 전계 효과 트랜지스터(M11) 및 P형 전계 효과 트랜지스터(M13)와,
P형 전계 효과 트랜지스터(M11) 및 저위측 전원 단자(4) 사이에 접속된 제 3 정전류원(I3)과,
소스를 고위측 전원 단자(5)에 접속하고, 게이트를 P형 전계 효과 트랜지스터(M11)의 드레인과 제 3 정전류원과의 접속부에 접속된 P형 전계 효과 트랜지스터(M12)와,
소스를 저위측 전원 단자(4)에 접속하고, 게이트를 P형 전계 효과 트랜지스터(M12)의 제 4 정전류원과의 접속부에 접속된 N형 전계 효과 트랜지스터(M14)를 구비하고,
P형 전계 효과 트랜지스터(M13) 및 N형 전계 효과 트랜지스터(M14)의 드레인을 출력 신호 단자(3)에 접속하고 있다.
다음에 이 종래의 연산 증폭기의 동작에 대해서 설명을 한다.
이 종래의 연산 증폭기는 N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍과 P형 전계 효과 트랜지스터(M5, M6)로 구성된 차동 트랜지스터쌍을 병렬로 구성한 넓은 입력 범위의 입력단을 구비하고, P형 전계 효과 트랜지스터(M2)의 드레인 단자의 신호가 입력단의 출력으로서 출력단에 출력된다. 출력단에 있어서 이 입력단의 출력을 P형 전계 효과 트랜지스터(M13)의 게이트에 입력되고, 신호 입력 단자(1, 2)에 각각 인가되는 신호 전압의 비율에 따라서 게이트 전압을 변화시키고, 동시에 P형 전계 효과 트랜지스터(M11), P형 전계 효과 트랜지스터(M12)를 통해 레벨 시프트되고, 이 레벨 시프트 신호가 N형 전계 효과 트랜지스터(M14)의 게이트에 입력되고, 그 게이트 전압을 동시 변화시킨다. 이들 전계 효과 트랜지스터(M13, M14)의 각 게이트 전압 변화에 따라 출력 단자(3)의 전위가 신속하게 상승 혹은 하강한다.
예를 들면, 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 높은 경우, 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 낮아지고, 출력단의 P형 전계 효과 트랜지스터(M11, M13)의 게이트 전압은 낮아진다. 이 때, P형 전계 효과 트랜지스터(M13)를 통과해서 출력 단자(3)로 고위측 전원 단자(5)로부터 흐르는 전류는 매우 커진다. 동시에 P형 전계 효과 트랜지스터(M11)의 드레인과 제 3 정전류원(I3)과의 접속점의 전위, 즉 P형 전계 효과 트랜지스터(M12)의 게이트 전압은 높아진다. 그러면, P형 전계 효과 트랜지스터(M12)의 드레인과 제 4 정전류원(I4)과의 접속점의 전위, 즉 레벨 시프트 신호인 P형 전계 효과 트랜지스터(M14)의 게이트 전압은 낮아진다. 그러면, N형 전계 효과 트랜지스터(M14)를 통과해서 출력 단자(3)로부터 저위측 전원 단자(4)에 흐르는 전류는 매우 작아진다.
여기에서 P형 전계 효과 트랜지스터(M13)를 흐르는 전류는 크고, N형 전계 효과 트랜지스터(M14)를 흐르는 전류는 차단되어 있는 상태이므로, 신호 출력 단자(3)의 전위를 신속하게 상승시킬 수가 있다.
또, 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 낮은 경우, 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 높아지고, 출력단의 P형 전계 효과 트랜지스터(M11, M13)의 게이트 전압은 높아진다. 이 때, P형 전계 효과 트랜지스터(M13)를 통과해서 출력 단자(3)로 고위측 전원 단자(5)에서 흐르는 전류는 매우 작아진다. 동시에 P형 전계 효과 트랜지스터(M11)의 드레인과 제 3 정전류원(I3)과의 접속점의 전위, 즉 P형 전계 효과 트랜지스터(M12)의 게이트 전압은 낮아진다. 그러면, P형 전계 효과 트랜지스터(M12)의 드레인과 제 4 정전류원(I4)과의 접속점의 전위 즉 레벨 시프트 신호인 P형 전계 효과 트랜지스터(M14)의 게이트 전압은 높아진다. 그러면 N형 전계 효과 트랜지스터(M14)를 통과해서 출력 단자(3)에서 저위측 전원 단자(4)에 흐르는 전류는 매우 커진다.
여기에서 N형 전계 효과 트랜지스터(M14)를 흐르는 전류는 크고, P형 전계 효과 트랜지스터(M13)를 흐르는 전류는 차단되어 있는 상태이므로 신호 출력 단자(3)의 전위를 신속하게 하강시킬 수가 있다.
이 종래의 연산 증폭기에 있어서, 신호 출력 단자(3)의 전위는 고위측 전원 단자(5)로부터의 P형 전계 효과 트랜지스터(M13)의 드레인 및 소스간의 전압만큼 내려간 전위에서, 저위측 전원 단자(4)로부터의 N형 전계 효과 트랜지스터(M14)의 드레인 및 소스간의 전압만큼 상승한 전위까지 출력할 수 있어, 넓은 출력 범위의 출력단이 가능해진다.
또, 평형 상태시에 P형 전계 효과 트랜지스터(M13), N형 전계 효과 트랜지스터(M14)를 흐르는 아이들링 전류는 P형 전계 효과 트랜지스터(M11)와 P형 전계 효과 트랜지스터(M13)와의 사이즈 비 및 제 3 정전류원(I3)에 흐르는 전류에 의해 결정된다. 예를 들면, 제 3 정전류원(I3)에 흐르는 전류를 I(μA)이라 하고, P형 전계 효과 트랜지스터(M11, M13)의 사이즈 비를 1:2 라하면, 이때의 P형 전계 효과트랜지스터(M13) 및 N형 전계 효과 트랜지스터(M14)를 흐르는 아이들링 전류는 2I(μA)로 된다.
이상과 같이 도 8에 도시된 회로에서는, 넓은 입력 범위 및 넓은 출력 범위가 가능하고, 또한 신호 출력 단자(3)의 전위의 상승 또는 하강을 신속하게 행할 수 있는 연산 증폭기가 얻어진다.
이 연산 증폭기의 상승, 하강 전압의 슬루 레이트(slew rate) dVo/dt는 연산 증폭기의 성능을 표시하는 하나의 파라미터이고, 대체로 식 dVo/dt ∝ Ii/C 로 표시되며, 이 값이 크면 출력 신호 단자를 보다 신속하게 상승 또는 하강할 수 있음을 나타낸다. 여기에서 변수 Ii 는 입력단의 차동 트랜지스터쌍에 정전류원에 의해 공급되는 바이어스 전류이다. 또, 변수 C 는 연산 증폭기의 고주파 특성의 열화를 방지하기 위한 위상 보상 용량이며, 바람직하게는, 도 8에 있어서의 P형 전계 효과 트랜지스터(M13)의 게이트 및 드레인 간에 접속된다.
상기 식에서도 알 수 있듯이, 연산 증폭기의 슬루 레이트는 입력단에 흐르는 바이어스 전류에 크게 의존하고 있다. 이 때문에 현 상태의 구성에서는 슬루 레이트를 크게하고, 보다 빠른 상승 출력 신호, 하강 출력 신호를 얻도록 하지 않으면, 입력단의 차동 트랜지스터쌍에 공급되는 바이어스 전류, 즉 도 8에 있어서의 제 1 정전류원(I1)의 값과 제 2 정전류원(I2)의 값을 크게 해줄 필요가 있다. 그러나, 이 경우는 연산 증폭기 전체로서의 소비 전류가 증가해 버린다.
따라서, 본 발명의 목적은 넓은 출력 범위로 소비 전류를 바꾸지 않고, 종래보다 빠른 상승 출력 신호 또는 하강 출력 신호를 얻을 수가 있는 연산 증폭기를 제공하는 데에 있다.
도 1은 본 발명의 연산 증폭기의 실시 형태 1을 도시하는 회로도.
도 2는 본 발명의 연산 증폭기의 실시 형태 2를 도시하는 회로도.
도 3은 본 발명의 연산 증폭기의 실시 형태 3을 도시하는 회로도.
도 4는 본 발명의 연산 증폭기의 실시 형태 4를 도시하는 회로도.
도 5는 본 발명의 연산 증폭기의 실시 형태 5를 도시하는 회로도.
도 6은 본 발명의 연산 증폭기의 실시 형태 6을 도시하는 회로도.
도 7은 본 발명의 연산 증폭기의 실시 형태 7을 도시하는 회로도.
도 8은 종래의 연산 증폭기의 구성예를 도시하는 회로도.
<도면의 주요부분에 대한 부호의 설명>
1, 2 : 신호 입력 단자
3 : 신호 출력 단자
4, 5 : 전원 단자
I1 ∼ I4 : 정전류원
M1 ∼ M18 : 전계 효과 트랜지스터
Q11 ∼ Q16 : 바이폴러 트랜지스터
C1 : 위상 보상 용량
(과제를 해결하기 위한 수단)
그를 위해, 본 발명은 정전류원과 2개의 출력단과의 사이에 각각 접속된 2개의 트랜지스터로 구성된 그들의 각 제어 전극에 2개의 신호 입력 단자로부터 각각 신호를 입력하여 차동 증폭하는 차동 트랜지스터쌍을 가지며 2개의 출력단 중 한쪽에서 출력하는 입력단과, 2개의 전원 단자와 신호 출력 단자와의 사이에 각각 접속된 서로 역도전형의 2개의 출력 트랜지스터를 가지며 상기 입력단의 출력을 입력하고 이 신호를 레벨 시프트한 레벨 시프트 신호를 생성하고 상기 입력단의 출력 또는 레벨 시프트 신호를 2개의 출력 트랜지스터의 제어 전극에 입력하고 상기 신호 출력 단자에 푸쉬풀 동작으로 신호 출력하는 출력단과, 상기 입력단의 출력 및 상기 신호 출력 단자와의 사이에 접속된 용량을 구비하는 연산 증폭기에 있어서, 상기 입력단이 상기 정전류원과 병렬 접속되고 상기 입력단의 출력 또는 레벨 시프트 신호에 대응해서 상기 차동 트랜지스터쌍에 공급하는 바이어스 전류를 병렬 제어하는 병렬 제어 수단을 구비하고 있다.
또, 상기 입력단이 상기 정전류원과 역극성인 역 정전류원과, 상기 2개의 출력단에 각각 출력 접속하는 2개의 전류 미러 회로와, 이들 2개의 전류 미러 회로의 2개의 입력과 상기 역 정전류원과의 사이에 각각 접속되고 상기 차동 트랜지스터쌍과 역도전형인 2개의 트랜지스터로 구성되고 그들의 각 제어 전극에 상기 2개의 신호 입력 단자로부터 각각 신호 입력하여 차동 증폭하는 역도전형 차동 트랜지스터쌍을 구비하고, 상기 병렬 제어 수단이 상기 역 정전류원, 상기 정전류원에 개별적으로 병렬 접속되고 상기 입력단의 출력 또는 상기 레벨 시프트 신호에 대응해서 상기 역도전형 차동 트랜지스터쌍, 상기 차동 트랜지스터쌍에 공급하는 각 바이어스 전류를 개별적으로 병렬 제어하고 있다.
또, 상기 병렬 제어 수단이 상기 신호 출력 단자의 전위가 상기 2개의 전원 단자의 전위와 동등할 때 불활성화된다.
또, 병렬 제어 수단이 상기 정전류원 또는 상기 역 정전류원과 병렬로 접속되어 입력단의 출력 또는 상기 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터를 구비하고 있다.
또, 상기 병렬 제어 수단이 상기 입력단의 출력 또는 상기 레벨 시프트 신호에 대응해서 변화하는 전류를 입력하고 상기 정전류원 또는 역 정전류원과 병렬로 전류를 출력하는 전류 미러 회로를 구비하고 있다.
또한, 상기 출력단 및 병렬 제어 수단에 있어서, 상기 입력단의 출력 또는 상기 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터만을 전계 효과 트랜지스터 또는 바이폴러 트랜지스터로 구성하고 있다.
더욱이, 상기 입력단 및 상기 출력단이 상보 구성된 회로로 구성되어 있다.
(발명의 실시형태)
다음에, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 도 1은 본 발명의 연산 증폭기의 실시형태 1을 도시하는 회로도이다.
도 1을 참조하면 본 실시 형태에 관한 연산 증폭기는, 크게 분할하면 신호입력 단자(1, 2)의 신호를 입력하여 차동 증폭하는 입력단(入力段)과, 출력 신호 단자(3)를 구동하여 신호 출력하는 출력단(出力段)과 입력단의 출력 및 출력 신호 단자(3) 사이에 접속된 용량(C1)으로 구성되어 있다. 본 실시 형태의 연산 증폭기는 도 8의 종래의 연산 증폭기와 비교하면, 용량(C1)이 추가되는 동시에 N형 전계 효과 트랜지스터(M15) 및 P형 전계 효과 트랜지스터(M16)가 입력단에 추가된 것이다. 이들 전계 효과 트랜지스터(M15, M16) 및 용량(C1) 이외의 구성은 종래와 같고 중복 설명을 생략한다.
입력단의 N형 전계 효과 트랜지스터(M15)는 제 1 정전류원(I1)과 병렬로 접속되고, 게이트를 출력단의 N형 전계 효과 트랜지스터(M14)의 게이트에 접속하고, 출력단의 N형 전계 효과 트랜지스터(M14)의 게이트에 입력되는 레벨 시프트 신호에 의해, N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍에 공급하는 바이어스 전류를 병렬 제어한다.
입력단의 P형 전계 효과 트랜지스터(M16)는 제 2 정전류원(I2)과 병렬로 접속되고 게이트를 출발단의 P형 전계 효과 트랜지스터(M13)의 게이트에 접속하고, 출력단의 P형 전계 효과 트랜지스터(M13)의 게이트에 입력되는 입력단의 출력에 의해 P형 전계 효과 트랜지스터(M5, M6)로 구성된 차동 트랜지스터쌍에 공급하는 바이어스 전류를 병렬 제어한다.
용량(C1)은 연산 증폭기의 고주파 특성의 열화를 방지하기 위해 사용되는 위상 보상 용량이다. 이 위상 보상 용량(C1)은 입력단의 출력 및 출력 신호 단자(3)사이에 바람직하게는 P형 전계 효과 트랜지스터(M13)의 게이트 및 드레인 사이에 접속된다.
다음에, 본 실시 형태에 따른 연산 증폭기의 동작에 대해서 설명한다.
본 실시 형태에 따른 연산 증폭기는 도 8의 종래의 연산 증폭기와 같이, N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍과 P형 전계 효과 트랜지스터(M5, M6)로 구성된 차동 트랜지스터쌍을 병렬로 구성한 넓은 입력 범위의 입력단을 구비하고, 출력단에 있어서 신호 입력 단자(1, 2)에 각각 부가되는 신호 전압의 비율에 따라서 입력단의 출력 및 그것의 레벨 시프트 신호에 의해 전계 효과 트랜지스터(M13, M14)의 각 게이트의 게이트 전압을 동시 변화시킨다. 이들 전계 효과 트랜지스터(M13, M14)의 각 게이트 전압 변화에 따라, 출력 단자(3)의 전위가 신속하게 상승 또는 하강한다.
이 출력단의 동작은 도 8의 종래의 연산 증폭기의 출력단의 동작과 같고, 종래와 같이 넓은 출력 범위의 출력단에 가능하고, 평형 상태시에 P형 전계 효과 트랜지스터(M13) 및 N형 전계 효과 트랜지스터(M14)를 흐르는 아이들링 전류는 P형 전계 효과 트랜지스터(M11, M13)의 사이즈 및 제 3 정전류원(I3)에 흐르는 전류에 의해 결정된다.
또한 본 실시형태에서는 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 높은 경우 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 낮아지고, 출력단의 P형 전계 효과 트랜지스터(M11, M13)의 게이트 전압이 낮아지는 동시에, 입력단의 P형 전계효과 트랜지스터 (M16)의 게이트 전압도 낮아진다. 이것은, P형 전계 효과 트랜지스터(M16)에 큰 전류를 흐르게 한다. 즉, 입력단에 통하는 전류가 출력 신호 단자(3)의 상승 기간만큼 커지는 것을 의미한다. 따라서, 식 dVo/dt ∝ I/C의 변수 I가 커지는 일이 있으므로 일시적으로 큰 슬루 레이트를 얻을 수가 있다. 또한, 평형 상태시에는 P형 전계 효과 트랜지스터(M11, M13, M16)의 게이트 전압은 원래의 상태로 되돌아 가기 때문에 소비 전류는 커지지 않는다.
마찬가지로, 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 낮은 경우, 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 높아지고 출력단에 있어서 그것의 레벨 시프트 신호가 높아지고 즉 N형 전계 효과 트랜지스터(M14)의 게이트 전압이 높아지는 동시에, 입력단의 N형 전계 효과 트랜지스터(M15)의 게이트 전압도 높아진다. 이것은, N형 전계 효과 트랜지스터(M15)에 큰 전류를 흐르게 한다. 즉, 입력단에 흐르는 전류가 출력 신호 단자(3)의 하강 기간만큼 커지는 것을 의미한다. 따라서, 식 dVo/dt ∝ Ii/C 의 변수 Ii 가 커지는 것이므로 일시적으로 큰 슬루 레이트를 얻을 수가 있다. 또한, 평형상태시에는 N형 전계 효과 트랜지스터(M14, M15)의 게이트 전압은 원래의 상태로 되돌아가기 때문에 소비 전류는 커지지 않는다.
이상으로 설명한 바와 같이 본 실시형태의 연산 증폭기에서는 소비 전류를 증가시키지 않고, 넓은 입력 범위 및 넓은 출력 범위가 가능하고, 신호 출력 단자(3)의 전위의 상승 또는 하강을 종래보다 신속하게 행할 수 있다.
도 2는 본 발명의 연산 증폭기의 실시형태 2 를 도시하는 회로도이다. 도 2에 있어서 실시형태 1 의 설명에 참조한 도 1 과 동일한 기능을 갖는 요소에는 동일한 참조 부호가 붙여져 있다. 이하에는 본 실시형태를 주로 실시형태 1 과의 상이점에 대해서 설명한다.
도 2를 참조하면 본 실시형태가 실시형태 1 과 상이한 점은 출력단에 있어서 전계 효과 트랜지스터(M12)의 도전형을 N형에서 P형으로 치환하고, 이에 따라 제 4 정전류원(I4)를 실시형태 4 와 역극성으로 한 점에 있다. 즉 제 4 정전류원(I4)은 전류 토출형(current discharge type)으로 되고, 전계 효과 트랜지스터(M12)의 드레인과 고위측 단자(5)와의 사이에 삽입된다. 이와 같은 회로 구성으로 구성된 본 실시형태의 연산 증폭기는 연산 증폭기로서의 기본적인 동작에 있어서 실시형태 1 과 같게 되고, 소비 전류를 증가시키지 않고, 넓은 입력 범위 및 넓은 출력 범위가 가능하고, 신호 출력 단자(3)의 전위의 상승 또는 하강을 종래보다도 신속하게 행할 수 있다.
도 3은 본 발명의 연산 증폭기의 실시형태 3 을 도시하는 회로도이다. 도 3 에 있어서 실시형태 1 의 설명에 참조한 도 1과 동일 또는 동등한 기능을 갖춘 요소에는 동일한 부호가 붙여져 있다.
도 3을 참조하면 본 실시형태가 실시형태 1 과 상위한 점은 출력단에 있어서 드레인 및 게이트 단자를 P형 전계 효과 트랜지스터(M11)의 드레인 단자에 접속하고, 소스 단자를 고위측 전원 단자(5)에 접속한 P형 전계 효과 트랜지스터(M17)를 부가한 점이다. 이 회로 구성에서 연산 증폭기로서의 기능은 기본적으로 실시형태 1 과 같게되나, 본 실시형태에 있어서는 P형 전계 효과 트랜지스터(M12)의 게이트단자는 저임피던스로 되기 때문에 고주파 대역에서의 주파수 특성이 향상한다.
도 4는 본 발명의 연산 증폭기의 실시형태 4를 도시하는 회로도이다. 도 4 를 참조하면 본 실시형태의 연산 증폭기는 출력단에 있어서 도 2 에 도시하는 실시형태 2 의 연산 증폭기에 있어서의 제 3 정전류원(I3)을 도 4 의 N형 전계 효과 트랜지스터(M12)로 치환한 구성에 상당한다. 이 N형 전계 효과 트랜지스터(M12)는 소스를 저위측 전원 단자(4)에 접속하고 게이트 및 드레인을 P형 전계 효과 트랜지스터(M11)의 드레인에 접속하고, 다음 단의 N형 전계 효과 트랜지스터(M13)과 함께 전류 미러 회로를 구성한다. 다른 회로 구성은 도 2 의 실시형태 2 의 연산 증폭기와 같고 중복 설명을 생략한다.
다음에, 본 실시형태의 연산 증폭기의 동작에 대해서 간단히 설명하면 출력단에 있어서 입력단의 출력은 P형 전계 효과 트랜지스터(M14)의 게이트에 입력되고, 신호 입력 단자(1, 2)에 각각 인가되는 신호 전압의 비율에 따라 게이트 전압을 변화시키고, 동시에 P형 전계 효과 트랜지스터(M11) 및 전류 미러 접속의 N형 전계 효과 트랜지스터(M12, M13)를 통해 레벨 시프트되고, 레벨 시프트 신호로서 N형 전계 효과 트랜지스터(M15)의 게이트에 입력되고, 그 게이트 전압을 동시에 변화시킨다. 이들 전계 효과 트랜지스터(M14, 15)의 각 게이트 전압 변화에 따라 출력 단자(3)의 전위가 신속하게 상승 또는 하강한다. 다른 동작은 도 2 의 실시형태 2 의 연산 증폭기와 같고 중복 설명을 생략한다.
또, 본 실시형태에서는 평형 상태에서 P형 전계 효과 트랜지스터(M14), N형 전계 효과 트랜지스터(M15)를 흐르는 아이들링 전류는 P형 전계 효과트랜지스터(M11, M14)의 사이즈 비, N형 전계 효과 트랜지스터(M12, 13)의 사이즈 비 및 제 3 정전류원(I3)으로 흐르는 전류에 의해 결정된다.
본 실시형태의 연산 증폭기에 있어서도 소비 전류를 증가시키지 않고, 넓은 입력 범위 및 넓은 출력 범위가 가능하고 신호 출력 단자(3)의 전위의 상승 또는 하강을 종래보다 신속하게 행할 수 있다.
도 5는 본 발명의 연산 증폭기의 실시형태 5 를 도시하는 회로도이다. 도 5 를 참조하면 본 실시형태에 관한 연산 증폭기는 크게 분할하면, 신호 입력 단자(1, 2)의 신호를 입력하여 차동 증폭하는 입력단과, 출력 신호 단자(3)를 구동하여 신호 출력하는 출력단과, 입력단의 출력 및 출력 신호 단자(3) 사이에 접속된 용량(C1)으로 구성되어 있다. 입력단 이외는 도 1 의 실시형태 1 의 연산 증폭기와 같고 중복 설명을 생략한다.
본 실시형태의 연산 증폭기의 입력단은 소스가 공통으로 접속되고, 게이트가 각각 신호 입력 단자(1, 2)에 접속되고 차동 트랜지스터쌍을 구성하는 N형 전계 효과 트랜지스터(M2, M1)와,
N형 전계 효과 트랜지스터(M1, M2)의 공통 접속된 소스와 저위측 전원 단자(4) 사이에 접속된 제 1 정전류원(I1)과,
게이트 및 드레인이 N형 전계 효과 트랜지스터(M1)의 드레인과 접속되고, 소스가 고위측 전원 단자(5)에 접속된 P형 전계 효과 트랜지스터(M3)와,
소스가 고위측 전원 단자(5)에 접속되고, 게이트가 P형 전계 효과 트랜지스터(M3)의 게이트 및 드레인에 접속되고, 드레인이 N형 전계 효과 트랜지스터(M2)의드레인에 접속된 P형 전계 효과 트랜지스터(M4)를 구비하고,
또한, 제 1 정전류원(I1)과 병렬로 접속되고, 게이트를 출력단의 N형 전계 효과 트랜지스터(M8)의 게이트에 접속하고 출력단의 N형 전계 효과 트랜지스터(M8)의 게이트에 입력되는 레벨 시프트 신호에 의해, N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍에 공급하는 바이어스 전류를 병렬 제어하는 N형 전계 효과 트랜지스터(M9)와,
소스를 고위측 전원 단자(5)에 접속하고, 게이트가 출력단의 P형 전계 효과 트랜지스터(M5) 및 (M7)의 게이트에 접속된 P형 전계 효과 트랜지스터(M10)와,
소스를 저위측 전원 단자(4)에 접속하고, 게이트 및 드레인을 P형 전계 효과 트랜지스터(M10)의 드레인에 접속한 N형 전계 효과 트랜지스터(M11)와,
소스를 저위측 전원 단자(4)에 접속하고, 게이트가 N형 전계 효과 트랜지스터(M11)의 게이트 및 드레인에 전류 미러 접속되고, 드레인이 N형 전계 효과 트랜지스터(M1, M2)의 공통 접속된 소스에 접속된 N형 전계 효과 트랜지스터(M12)를 구비하고 있다.
다음에 본 실시형태에 관한 연산 증폭기의 동작에 대해서 설명한다.
본 실시형태의 연산 증폭기는 N형 전계 효과 트랜지스터(M1, M2)에 의해 차동 트랜지스터쌍을 구성하는 입력단을 구비하고, N형 전계 효과 트랜지스터(M2)의 드레인 단자의 신호가 입력단의 출력으로서 출력단에 출력된다. 출력단에 있어서 이 입력단의 출력은 P형 전계 효과 트랜지스터(M7)의 게이트에 입력되고, 신호 입력 단자(1, 2)에 각각 인가되는 신호 전압의 비율에 따라서 게이트 전압을 변화시키고, 동시에 P형 전계 효과 트랜지스터(M5, M6)를 통해 레벨 시프트되고, 이 레벨 시프트 신호가 N형 전계 효과 트랜지스터(M8)의 게이트에 입력되고, 그 게이트 전압을 동시 변화시킨다. 이들 전계 효과 트랜지스터(M7, M8)의 각 게이트 전압 변화에 따라 출력 단자(3)의 전위가 신속하게 상승 또는 하강한다.
이 출력단의 동작은 도 8 의 종래의 연산 증폭기의 출력단의 동작과 같고, 종래와 같이 넓은 출력 범위의 출력단이 가능하고, 평형 상태시에 P형 전계 효과 트랜지스터(M13) 및 N형 전계 효과 트랜지스터(M14)를 흐르는 아이들링 전류는 P형 전계 효과 트랜지스터(M11, M13)의 사이즈 비 및 제 3 정전류원(I3)에 흐르는 전류에 의해 결정된다.
또한, 본 실시형태에서는 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 높은 경우, 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 낮아지고, 출력단의 P형 전계 효과 트랜지스터(M5, M7)의 게이트 전압은 낮아지는 동시에, 입력단의 P형 전계 효과 트랜지스터(M10)의 게이트 전압도 낮아진다. 그러면, P형 전계 효과 트랜지스터(M10)로 흐르는 전류가 커지고 그 전류는 N형 전계 효과 트랜지스터(M11)에도 흐른다. 또한, N형 전계 효과 트랜지스터(M12)와 N형 전계 효과 트랜지스터(M11)는 전류 미러 접속이므로 N형 전계 효과 트랜지스터(M12)에도 큰 전류가 흐른다. 따라서, 식 dV0/dt ∝ Ii/C 의 변수 Ii 가 커지는 것이므로 일시적으로 큰 슬루 레이트를 얻을 수가 있다.
마찬가지로, 신호 입력 단자(2)에 대해서 신호 입력 단자(1)에 인가되는 전압이 낮은 경우 차동 트랜지스터쌍을 구성하는 전계 효과 트랜지스터(M2)의 드레인으로부터의 입력단의 출력이 높아지고, 출력단에 있어서 그 레벨 시프트 신호가 높아지고, N형 전계 효과 트랜지스터(M8)의 게이트 전압은 높아진다. 동시에 입력단의 N형 전계 효과 트랜지스터(M9)의 게이트 전압도 높아진다. 이것은, N형 전계 효과 트랜지스터(M9)에 큰 전류를 흐르게 한다. 즉, 입력단에 흐르는 전류가 출력 신호 단자(3)의 하강 기간만큼 커지는 것을 의미한다. 따라서, 식 dV0/dt ∝ Ii/C 의 변수 Ii 가 커지는 것이므로 일시적으로 큰 슬루 레이트를 얻을 수가 있다.
이상으로 설명한 바와 같이, 본 실시형태의 연산 증폭기는 소비 전류를 증가시키지 않고, 넓은 출력 범위가 가능하고, 신호 출력 단자(3)의 전위의 상승 또는 하강을 종래보다 신속하게 행할 수 있다.
또한 , 본 실시형태의 연산 증폭기의 출력단은 실시형태 1 의 연산 증폭기의 출력단과 같으나 상술한 외의 각 실시형태 2 내지 4 의 연산 증폭기의 출력단과 본 실시형태의 연산 증폭기의 입력단을 조합시킨 변형예도 본 실시형태의 연산 증폭기와 같이 소비 전류를 증가시키지 않고, 넓은 출력 범위가 가능하고, 신호 출력 단자(3)의 전위의 상승 또는 하강을 종래보다도 신속하게 행할 수 있는 것은 명백하다.
도 6은 본 발명의 연산 증폭기의 실시형태 6 을 도시하는 회로도이다. 도 6 에 있어서 실시형태 1 의 설명에 참조한 도 1 과 동일 또는 동등한 기능을 가진 요소에는 동일한 참조 부호가 붙여져 있다. 이하에서는 본 실시형태를 실시형태 1 과의 상이점에 대해서 설명한다.
도 6을 참조해서 본 실시형태가 실시형태 1 과 상이한 점은 P형 전계 효과 트랜지스터(M11, M13, M16) 대신에 PNP형 바이폴라 트랜지스터(Q11, Q13, Q16)을 사용하고, N형 전계 효과 트랜지스터(M14, M15) 대신에 NPN형 바이폴라 트랜지스터 (Q14, Q15)를 사용한 구성으로 한 점에 있다.
이 구성에서 전계 효과 트랜지스터의 경우도 바이폴라 트랜지스터의 경우도, 연산 증폭기로서의 기능의 차가 없기 때문에 기본적인 동작은 실시형태 1과 같은 것으로 된다. 일반적으로 바이폴라 트랜지스터 쪽이 전계 효과 트랜지스터에 비해 상호 콘덕턴스가 크기 때문에 상승 시간 또는 하강 시간은 전계 효과 트랜지스터에 비해서 작아질 가능성이 있다.
또, 본 실시형태의 연산 증폭기는 실시형태 1 의 연산 증폭기의 입력단의 병렬 제어 수단 및 출력단에 있어서 입력단의 출력 또는 그것의 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터만을 바이폴라 트랜지스터로 구성하는 연산 증폭기이다. 마찬가지로, 본 실시형태의 연산 증폭기의 변형예로서 상술한 다른 각 실시형태 2 내지 5 의 연산 증폭기의 입력단의 병렬 제어 수단 및 출력단에 있어서 입력단의 출력 또는 그것의 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터만을 바이폴라 트랜지스터로 구성하여 본 실시형태의 연산 증폭기와 같은 효과를 얻을 수가 있다.
도 7은 본 발명의 연산 증폭기의 실시형태 7 을 도시하는 회로도이다. 도 7 에 있어서 실시형태 1의 설명에 참조한 도 1과 동일 또는 동등한 기능을 갖는 요소에는 동일한 참조 부호가 붙여져 있다. 이하에서는, 본 실시형태를 실시형태 1 과의 상이점에 대해서 설명한다.
도 7을 참조하면, 본 실시형태가 실시형태 1 과 상이한 점은 신호 출력 단자(3)에 게이트를 접속한 N형 전계 효과 트랜지스터(M17), P형 전계 효과 트랜지스터(M18)가 추가되고, N형 전계 효과 트랜지스터(M17, M15)의 직렬 접속 회로가 제 1 정전류원(I1)에 병렬 접속되고, P형 전계 효과 트랜지스터(M18, M16)의 직렬 접속 회로가 제 2 정전류원(I2)에 병렬 접속되어 있는 점 뿐이다.
N형 전계 효과 트랜지스터(M17, M15)의 직렬 접속 회로는 신호 출력 단자(3)의 전위가 저위측 전원 단자(4)의 전위와 동등할 때 불활성화된다. 또한, 그 이외인 때는 활성화되고, 출력단의 N형 전계 효과 트랜지스터(M14)의 게이트에 입력되는 레벨 시프트 신호에 의해 N형 전계 효과 트랜지스터(M1, M2)로 구성된 차동 트랜지스터쌍에 공급되는 바이어스 전류를 병렬 제어한다.
P형 전계 효과 트랜지스터(M18, M16)의 직열 접속 회로는 신호 출력 단자(3)의 전위가 고위측 전원 단자(5)의 전위와 동등할 때 불활성화된다. 또한, 그 외인 때는 활성화되어서 출력단의 P형 전계 효과 트랜지스터(M13)의 게이트에 입력되는 입력단의 출력에 의해 P형 전계 효과 트랜지스터(M5, M6)로 구성된 차동 트랜지스터쌍에 공급되는 바이어스 전류를 병렬 제어한다.
본 실시형태의 연산 증폭기는 신호 출력 단자(3)의 전위가 저위측 전원 단자(4) 또는 고위측 전원 단자(5)의 전위와 동등할 때, 신호 입력 단자(1, 2)의 전위에 의해 각 차동 트랜지스터쌍을 통해 입력단으로 흐르는 관통(貫通) 전류를 방지할 수 있다.
또 본 실시형태의 연산 증폭기는 실시형태 1 의 연산 증폭기에 있어서의 전계 효과 트랜지스터(M15, M16)로 구성된 각 병렬 제어 수단을 신호 출력 단자(3)의 전위가 전원 단자(4) 또는 (5)의 전위와 동등할 때 불활성화되는 각 병렬 제어 수단으로 치환한 연산 증폭기이다. 마찬가지로, 본 실시형태의 연산 증폭기의 변형 예로서 상술한 외의 각 실시형태 2 내지 6 의 연산 증폭기의 각 병렬 제어 수단을 신호 출력 단자(3)의 전위가 전원 단자(4 또는 5)의 전위와 동등할 때 불활성화하는 각 병렬 제어 수단으로 치환하여, 본 실시형태의 연산 증폭기와 같은 효과를 얻을 수가 있다.
또한 상술한 각 실시형태 1 내지 7 의 연산 증폭기의 각 변형예로서 각 트랜지스터의 도전형, 각 정전류원의 극성 등을 역으로 하여 상보 구성한 회로에 의해 같은 효과가 얻어지는 연산 증폭기를 실현할 수 있는 것은 명백하다.
또한, 상술한 각 실시형태 1 내지 7 의 연산 증폭기에 있어서 전계 효과 트랜지스터에 의해 차동 트랜지스터쌍을 구성한 입력단에 대해서 설명을 하여 왔으나, 바이폴라 트랜지스터에 의해 차동 트랜지스터쌍을 구성하는 입력단에 의해 같은 효과가 얻어지는 연산 증폭기를 실현할 수 있는 것도 명백하다.
이상으로 설명한 바와 같이 본 발명에 의한 연산 증폭기는 차동 트랜지스터쌍에 공급되는 바이어스 전류를 정전류원과 병렬로 제어함으로써 넓은 입력 범위, 넓은 출력 범위로 동작할 수 있고 소비 전력을 증가시키지 않고 신호 출력 단자의 상승 시간 및 하강 시간을 종래보다도 빨리 할 수 있다. 구체적으로는 종래의 연산 증폭기와 같은 값의 전송 전류로 2 배 이상의 슬루 레이트를 얻을 수가 있다.
또한, 정전류원과의 병렬 제어에 의해 평형 상태시 및 신호 변화시의 바이어스 전류값을 독립적으로 설계할 수 있고 회로 설계가 용이해지는 등의 효과가 있다.

Claims (7)

  1. 정전류원과 2 개의 출력단 사이에 각각 접속된 2 개의 트랜지스터로 구성되고 이들의 각 제어 전극에 2 개의 신호 입력 단자로부터 각각 신호 입력하고 차동 증폭하는 차동 트랜지스터쌍을 가지며 상기 2 개의 출력단중 한쪽에서 출력하는 입력단(入力段)과, 2 개의 전원 단자와 신호 출력 단자의 사이에 각각 접속된 서로 역 도전형인 2 개의 출력 트랜지스터를 가지며 상기 입력단의 출력을 입력하고 이 신호를 레벨 시프트한 레벨 시프트 신호를 생성하며 상기 입력단의 출력 또는 상기 레벨 시프트 신호를 상기 2 개의 출력 트랜지스터의 제어 전극에 입력하여 상기 신호 출력 단자에 푸쉬풀 동작으로 신호 출력하는 출력단과, 상기 입력단의 출력 및 상기 신호 출력 단자의 사이에 접속된 용량을 구비한 연산 증폭기에 있어서,
    상기 입력단이 상기 정전류원과 병렬 접속되고 상기 레벨 시프트 신호에 대응해서 상기 차동 트랜지스터쌍에 공급하는 바이어스 전류를 병렬 제어하는 병렬 제어 수단을 구비하는 것을 특징으로 하는 연산 증폭기.
  2. 제 1 항에 있어서, 상기 입력단이 상기 정전류원과 역 극성인 역 정전류원과,
    상기 2 개의 출력단에 각각 출력 접속하는 2 개의 전류 미러 회로와,
    이들 2 개의 전류 미러 회로의 2 개의 입력과 상기 역 정전류원과의 사이에 각각 접속되고 상기 차동 트랜지스터쌍과 역 도전형인 2 개의 트랜지스터로 구성되고 이들의 각 제어 전극에 상기 2 개의 신호 입력 단자로부터 각각 신호 입력하여 차동 증폭하는 역 도전형 차동 트랜지스터쌍을 구비하고,
    상기 역 정전류원에 병렬 접속되고 상기 입력단의 출력에 대응하여 상기 역도전형 차동 트랜지스터쌍에 공급하는 각 바이어스 전류를, 상기 차동 트랜지스터쌍에 공급하는 바이어스 전류와는 개별적으로, 병렬제어하는, 또 하나의 병렬 제어 수단을 구비하는 연산 증폭기.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 병렬 제어 수단이, 상기 신호 출력 단자의 전위가 상기 각 전원 단자의 전위와 동등할 때 불활성화되는 연산 증폭기.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 병렬 제어 수단이, 상기 정전류원 또는 상기 역 정전류원과 병렬로 접속되고 상기 입력단의 출력 또는 상기 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터를 구비하는 연산 증폭기.
  5. 제 1 항에 있어서, 상기 병렬 제어 수단이, 상기 입력단의 출력에 대응해서 변화하는 전류를 입력하고 상기 정전류원과 병렬로 전류를 출력하는 전류 미러 회로를 구비하는 연산 증폭기.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 출력단 및 상기 병렬 제어 수단에 있어서 상기 입력단의 출력 또는 상기 레벨 시프트 신호를 제어 전극에 입력하는 트랜지스터만을 전계 효과 트랜지스터 또는 바이폴러 트랜지스터로 구성한 연산 증폭기.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 입력단 및 상기 출력단이 상보 구성된 회로로 이루어지는 연산 증폭기.
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