KR100413423B1 - 통신 시스템에서 인터리버 장치 - Google Patents

Abstract

본 발명은 엔코더가 중앙처리장치에서 출력되는 데이터를 병렬로 처리한 후 인터리빙 처리하여 전송할 수 있는 통신 시스템에서 인터리버 장치 및 인터리빙 처리 방법에 관한 것이다. 이와 같은 본 발명은 통신기기의 송신단의 중앙 처리 장치에서 출력되는 병렬 데이터를 변조하여 병렬로 출력하는 엔코더와, 상기 엔코더에서 출력되는 데이터를 인터리빙 처리하여 전송하는 인터리버로 구성된다. 또한, 본 발명은 통신기기의 송신단의 중앙 처리 장치에서 출력되는 병렬 데이터를 변조하여 병렬로 출력하는 단계와, 상기 병렬로 출력되는 데이터를 인터리빙 처리하여 전송하는 단계로 이루어진다.

Description

통신 시스템에서 인터리버 장치{Interleaver Apparatus in Communication System}

본 발명은 코드 분할 다중 접속(CDMA) 방식의 이동 통신 시스템의 송신단에 구비된 인터리버 장치에 관한 것으로서, 특히 종래 보다 개선된 속도로 데이터를 변조하여 송신하기에 적당하도록 한 이동 통신 시스템에서 인터리버 장치에 관한 것이다.

일반적으로 코드 분할 다중 접속(CDMA) 방식의 이동 통신 시스템의 송신단에서 전송 데이터의 순서를 규칙적으로 되섞어서 재구성시켜 전송한다. 따라서, 수신한 데이터의 일부분에 심각하게 오류가 발생할 경우에도 원래의 데이터로 재구성한 후 복원하기 때문에 용이하게 원래의 신호를 복조할 수 있다.

도 1은 종래의 인터리버 장치의 블럭 구성도이다.

도 1을 참조하면, 종래의 인터리버 장치는 중앙 처리 장치(CPU)에서 출력되는 병렬 데이터를 저장하는 레지스터(10)와, 레지스터(10)에서 출력되는 병렬 데이터를 직렬 데이터로 변환시키는 병렬/직렬 변환기(20)와, 병렬/직렬 변환기(20)에서 출되는 직렬 데이터를 변조하여 병렬로 출력하는 엔코더(30)와, 엔코더(30)에서 출력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환기(40)와, 직렬/병렬 변환기(40)에서 출력되는 병렬 데이터를 인터리빙 처리하여 전송하는 인터리버(50)로 구성된다.

이와 같이 구성된 종래의 인터리버 장치의 동작을 설명하면 다음과 같다.

여기서, 인터리버(50)는 인터리버의 리드 및 라이트 동작을 제어하고, 동기를 맞추기 위한 제어부(51)와, 제어부(51)에서 제공되는 신호에 따라 쓰기 주소를 생성하는 쓰기 주소발생기(52)와, 제어부(51)에서 제공되는 신호에 따라 읽기 주소를 생성하는 읽기 주소발생기(54)와, 데이터를 저장하는 한 개의 메모리(53)로 구성된다.

이와 같이 구성된 종래의 인버리버 장치의 동작을 설명하면 다음과 같다.

도 2에 도시된 인터리버(50)는 엔코드된 데이터를 병렬로 받는다. 이때 데이터의 송신을 위해서 도 2의 메모리(53)에서 데이터를 읽는 시간에는 데이터를 메모리(53)에 쓸 수 없다. 만일, 메모리(53)에서 데이터를 읽는 시간에는 데이터를 메모리(53)에 쓴다면, 읽히는 프레임의 데이터가 다 읽히기 전에 데이터가 다시 쓰일 수 있다. 이러한 문제점을 예방하려면 도 2의 메모리(53)를 2중으로 사용하여 한 메모리(53)에 데이터를 쓰고 다른 메모리(53)에서 이전 프레임에 쓰여진 데이터를 읽는 것과 같은 방식으로 데이터를 처리해야 한다. 그러나, 이와 같은 메모리(53)를 두 배로 사용하는 방식은 전송 지연이 커지므로 바람직 하지 않다. 왜냐하면, 일부 전송 프레임의 구조는 프레임의 처음 동안에는 인터리빙 처리되지 않는 데이터의 영역이 존재하고 나머지가 인터리빙 처리되는 데이터의 영역이 된다. 따라서, 도 3에서와 같이 인터리브 되지 않는 영역의 데이터 영역은 쓰기 시간이 되고 나머지는 읽기 시간이 된다.

구체적으로 인터리빙은 데이터를 쓰고 읽는 정해진 순서에 따라서 이뤄지는 데 도 4에 한 예를 보였다. 도 4에 도시된 메모리(53)는 도 2의 메모리(53)와 같다. 도 4와 같이 데이터를 횡으로 쓰고 열로 읽어서 데이터를 인터리빙 처리한다. 도 1에서 중앙 처리 장치(CPU)가 데이터를 레지스터(10)에 쓰면 엔코더(30)에 입력하기 위해서 데이터를 직렬로 변환하여 엔코더(30)에 입력하고 이를 메모리(53)에 입력하기 위해서 메모리(53)의 비트(bit) 폭에 맞추기 위해 직렬-병렬 변환을 실행한다.

도 5에 도시된 종래의 엔코더는 설명의 편의성을 위하여 길이가 4인 엔코더이다. 즉, 엔코더는 디 플립플럽(31-34)로 이루어진 4bit 의 쉬프트 레지스터와 배타적 논리합 게이트(exclusive or Gate)(35)로 구성된다. 이때, 도 5의 입력 데이터는 클럭이 토글(Toggle)하면 X1 신호로 전달되는 방식으로 X1 X2 X3 신호도 디 플립플럽(32-34)에 각각 전달된다. 여기서, X2와 X4는 배타적 논리합 게이트(35)를 거쳐서 출력 데이터로 출력되며, 이 데이터는 다시 도 1의 직렬/병렬 변환기(40)를 거쳐서 인터리버(50)의 메모리(53)에 입력된다.

그러나, 이와 같은 종래의 인터리버 장치는 엔코더의 동작으로 인해서 직렬/병렬 변환기와 병렬/직렬 변환기가 부가적으로 필요로 한다. 또한, 도3의 쓰기 시간은 일반적으로 짧기 때문에 많은 데이터를 주어진 쓰기 시간에 처리하기에는 시간이 부족하다.

따라서, 이 방법은 고속의 쓰기 클럭을 제공하지 않는 한 사용하기가 어렵다. 그러나, 이러한 경우 클럭의 고속화에 따른 전력 소모의 증가를 감수해야 한다.

본 발명의 목적은 이상에서 언급한 종래 기술을 개선하기 위하여 제안한 것으로서, 엔코더가 중앙처리장치에서 출력되는 데이터를 병렬로 처리한 후 인터리빙처리하여 전송할 수 있는을 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위하여 본 발명에 따르면, 통신 시스템에서 인터리버 장치가 통신기기의 송신단의 중앙 처리 장치에서 출력되는 병렬 데이터를 변조하여 병렬로 출력하는 엔코더와, 상기 엔코더에서 출력되는 데이터를 인터리빙 처리하여 전송하는 인터리버로 구성된다.

또한, 본 발명의 다른 특징에 따르면, 통신 시스템에서 인터리빙 처리 방법 은 통신기기의 송신단의 중앙 처리 장치에서 출력되는 병렬 데이터를 변조하여 병렬로 출력하는 단계와, 상기 병렬로 출력되는 데이터를 인터리빙 처리하여 전송하는 단계로 이루어진다.

도 1은 종래의 인터리버 장치의 블럭 구성도.

도 2는 도 1에 보인 인터리버의 상세 블럭 구성도.

도 3은 종래의 인터리버 장치의 동작을 설명하기 위한 타이밍도.

도 4는 도 2에 보인 메모리의 리드/라이트 동작을 설명하기 위한 도면.

도 5는 도 1에 보인 엔코더의 상세 블럭 구성도.

도 6은 본 발명에 따른 인터리버 장치의 블럭 구성도.

도 7은 도 6에 보인 인터리버의 상세 블럭 구성도.

도 8은 도 6에 보인 엔코더의 상세 블럭 구성도.

*도면의 중요 부분에 대한 부호의 설명*

100 : 엔코더 111-117 : 디 플립플럽

121-124 : 덧셈기 200 : 인터리버

210 : 제어부 220 : 쓰기 주소 발생기

230 : 메모리 240 : 읽기 주소 발생기

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 대한 구성과 작용을 설명한다.

도 6은 본 발명에 따른 인터리버 장치의 블럭 구성도이다.

도 6을 참조하면, 본 발명에 따른 인터리버 장치는 송신단의 중앙 처리 장치(CPU)에서 출력되는 병렬 데이터를 변조하여 병렬로 출력하는 엔코더(100)와, 엔코더(100)에서 출력되는 데이터를 인터리빙 처리하여 전송하는 인터리버(200)로 구성된다.

이와 같이 구성된 본 발명에 따른 인터리버 장치의 동작을 설명하면 다음과 같다.

도 6에 도시된 바와 같이 중앙 처리 장치(CPU)에서 데이터가 엔코더(100)로직접 입력이 된다.

이때, 클럭이 하나 중앙 처리 장치(CPU)로부터 발생하면, 엔코더(100)는 클럭(CPU_CLOCK)을 이용하며 엔코딩을 한 클럭의 지연 없이 병렬로 처리하여 이를 인터리버(200)로 입력한다.

도 7의 인터리버(200)는 중앙 처리 장치(CPU)에서 제공된 쓰기 주소와 중앙 처리 장치(CPU)에서 제공되는 클럭을 이용하여 메모리(230)에 도 8에 도시된 엔코더에서 만들어진 병렬 데이터(Data_In)를 쓴다.

도 8에 도시된 본 발명에 따른 병렬 엔코더의 동작을 설명하기 위하여, 편의상 모든 디 플립플럽(D Flip Flop)(111-117)에는 도 6에 도시된 중앙 처리 장치(CPU)에서 제공되는 클럭이 입력된다고 하자. 중앙 처리 장치(CPU)의 클럭이 한번 토글되면 4개의 플립플럽(111-112)에는 데이터(Data_In[0:3])가 각각 인가되어 X[0:3]이 Data_In[0:3] 값으로 바뀐다. 동시에 3개의 플립플럽(115-117)에는 X[0:2]의 데이터가 인가되어 X[4]는 X[0] 값으로, X[5]는 X[1] 값으로, X[6]은 X[2]로 바뀐다. 이런 방식으로 도 5에 도시된 디 플립플럽(111-117)으로 구성된 직렬 쉬프트 레지스터의 구조를 만들 수 있다.

이때, 실제로 엔코딩 값을 계산하는 과정은 도 8의 배타적 논리합 게이트(exclusive OR Gate)(121)에 X[0]과 X[3]이 배타적 논리합 연산을 하여 Data_Out[0]을 생성한다. 동일한 방법으로 배타적 논리합 게이트(exclusive OR Gate)(122-124)에서 Data_out[1], Data_Out[2], Data_Out[3]을 생성한다.

이러한 과정 또한 도 5에 도시된 직렬 엔코더와 같은 연산을 한다. 따라서,병렬로 도 5에 도시된 직렬 엔코더의 연산을 실행할 수 있다. 이러한 방식으로 연산을 실행하면 데이터 처리속도가 동일 클럭의 속도 하에서 동시에 처리되는 비트수 만큼 빠르게 된다. 도 8에 도시된 병렬 엔코더의 연산 속도는 직렬 엔코더의 연산 속도보다 약 4배 정도 빠르게 처리된다.

이상에서 설명한 본 발명에 따르면, 코드 분할 다중 접속 방식의 이동 통신 시스템에서 단말기 또는 기지국의 송신단에서 전송할 데이터를 변조시켜 전송할 경우, 엔코더가 중앙 처리 장치에서 출력되는 데이터를 병렬로 처리할 수 있기 때문에 데이터를 인터리빙 처리하여 전송하는 속도가 종래 기술에 비해 약 4배 이상 빨라지는 효과가 있다.

따라서, 이와 같은 본 발명에 따른 인터리버 장치는 멀티미디어 정보를 근간으로 하는 차세대 통신 시스템(IMT-2000)에 적용할 수 있다. 또한, 종래의 인터리버 장치의 구조를 확장시키지 않고 차세대 통신 시스템에 적용시킬 수 있어 경박 단소형의 통신기기의 개발 추세에 부응한다.

Claims (10)

1. 통신기기의 중앙처리장치에서 제공되는 클럭에 따라 상기 중앙처리장치에서 출력되는 병렬데이터를 설정된 단위만큼 쉬프트하는 레지스터와, 상기 레지스터에서 출력되는 출력신호들 중에서 특정 출력신호들을 서로 상관시켜 병렬로 출력하는 다수 개의 상관기들을 구비한 엔코더와,

   상기 엔코더에서 출력되는 데이터를 상기 클럭에 따라 인터리빙 처리하여 전송하는 인터리버로 구성되는 것을 특징으로 하는 통신 시스템에서 인터리버 장치.
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 레지스터는 상기 병렬데이터의 입력 개수에 해당되는 디 플립플럽(D Flip Flop)들과, 상기 디 플립플럽 중에서 소정 개수의 디 플립플럽에 인가되었던 데이터를 입력받아 현재 데이터를 변경하는 또다른 디 플립플럽들과, 상기 디 플립플럽들 중에서 서로 독립된 한 쌍의 디 플립플럽의 데이터들을 서로 배타적 논리합하는 배타적 논리합 게이트들을 포함하는 것을 특징으로 하는 통신 시스템의 인터리버 장치.
5. 제 4 항에 있어서, 상기 배타적 논리합 게이트들의 개수는 상기 병렬데이터의 입력 개수에 해당하는 것을 특징으로 하는 통신 시스템의 인터리버 장치.
6. 제 4 항에 있어서, 상기 데이터를 입력받아 현재 데이터를 변경하는 디 플립플럽들의 개수는 상기 병렬데이터의 입력 개수보다 하나 더 적은 개수인 것을 특징으로 하는 통신 시스템의 인터리버 장치.
7. 제 4 항에 있어서, 상기 병렬데이터의 입력 개수에 해당되는 디 플립플럽(D Flip Flop)들의 개수는 4개(D1, D2, D3, D4)이고, 상기 데이터를 입력받아 현재 데이터를 변경하는 디 플립플럽들의 개수는 3개(D5, D6, D7)인 것을 특징으로 하는 통신 시스템의 인터리버 장치.
8. 제 7 항에 있어서, 상기 D1의 출력단은 상기 D5의 입력단과 연결되고, 상기 D2의 출력단은 상기 D6의 입력단과 연결되고, 상기 D3의 출력단은 상기 D7의 입력단과 연결되는 것을 특징으로 하는 통신 시스템의 인터리버 장치.
9. 제 8 항에 있어서, 상기 중앙처리장치에서 제공되는 클럭이 한번 토글(toggle)되면, 상기 D1, D2, D3 그리고 D4에 각각 데이터가 입력되고, 상기 D1의 이전 데이터는 상기 D5의 현재 데이터로 입력되고, 상기 D2의 이전 데이터는 상기 D6의 현재 데이터로 입력되고, 상기 D3의 이전 데이터는 상기 D7의 현재 데이터로 입력되는 것을 특징으로 하는 통신 시스템의 인터리버 장치.
10. 제 4 항 내지 제 9 항에 있어서, 상기 배타적 논리합 게이트들은, 상기 D2의 출력과 상기 D4의 출력을 배타적 논리합하는 제1 배타적 논리합 게이트와, 상기 D3의 출력과 상기 D5의 출력을 배타적 논리합하는 제2 배타적 논리합 게이트와, 상기 D4의 출력과 상기 D6의 출력을 배타적 논리합하는 제3 배타적 논리합 게이트와, 상기 D5의 출력과 상기 D7의 출력을 배타적 논리합하는 제4 배타적 논리합 게이트로 구성되는 것을 특징으로 하는 통신 시스템의 인터리버 장치.