KR100413235B1

KR100413235B1 - 반도체 기억 장치 및 리던던시 회로 치환 방법

Info

Publication number: KR100413235B1
Application number: KR10-2001-0059519A
Authority: KR
Inventors: 야마코시히로유키
Original assignee: 닛뽄덴끼 가부시끼가이샤; 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-09-27
Filing date: 2001-09-26
Publication date: 2004-01-03
Anticipated expiration: 2021-09-26
Also published as: US6618300B2; DE10147201A1; US20020057605A1; TW525190B; JP2002100199A; JP3544929B2; KR20020025030A

Abstract

반도체 기억 장치는 반도체 기판상에 배치되는 다수의 뱅크와, 다수의 플레이트와, 상기 플레이트상에 배치되는 다수의 메모리 어레이군과, 결함있는 메모리 셀을 포함하는 메모리 셀 어레이를 치환하며 플레이트 마다 배치되는 리던던시 메모리 셀 어레이, 및 서브 워드 선택선을 플레이트 마다 전환하는 서브 워드 선택 회로를 포함하고, 각각의 상기 서브 워드 선택 회로는 그에 속하는 플레이트상의 서브 워드 선택선, 및 다른 인접 프레이트 상에 배치된 리던던시 메모리 셀 어레이의 리던던시 서브 워드 선택선을 선택하는 선택 유닛을 구비한다.

Description

반도체 기억 장치 및 리던던시 회로 치환 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR REPLACING REDUNDANCY CIRCUIT}

본 발명은 반도체 기억 장치 및 리던던시 회로를 치환하는 방법에 관한 것으로서, 특히 서브 워드 시스템내에 개선된 리던던시 서브 워드 선택 회로를 갖는 반도체 기억 장치에 관한 것이다.

반도체 장치 사이즈의 감소에 따라 반도체 장치를 갖는 LSI가 대규모화되고 있다. 특히, 이러한 경향은 반도체 기억 장치에서 현저해지고 있다.

예컨대, DRAM 또는 SDRAM은 특히 하나의 칩에 대해 256 메가 비트의 용량을 갖는 반도체 기억 장치로서 사용된다.

상기의 반도체 기억 장치에서, 메모리 셀 어레이는 다수의 뱅크(bank)로 분할된다. 상기의 구조에서, 리던던시 메모리 셀 어레이, 즉 리던던시 메모리 영역은 뱅크 각각의 메인 메모리의 외측에 제공된다.

여기서, 보통의 메모리 셀 어레이는 메인 메모리에 배치되고, 여분의 메모리 셀 어레이는 리던던시 메모리 셀 어레이에 배치된다.

한편, 소정의 메모리 셀을 선택하는 워드선 선택에 대한 워드 분로(shunt) 시스템에 대한 제안이 이루어져 왔다.

상기와 같은 워드 분로 시스템에서, 게이트 배선 패턴(배선 라인) 및 낮은 저항의 금속 패턴(금속 라인)은 기록/판독 속도를 개선하기 위한 배선 방법으로서 병렬로 배선된다.

그러나, 대규모 메모리 용량을 갖는 메모리 셀의 피치에 따른 워드 분로용 금속 배선층을 형성하는 것은 어려워지고 있다.

상기 문제점을 해결하기 위해, 서브 워드 드라이버를 경유하여 지정하도록 서브 워드 드라이버가 메모리 셀 어레이에 배치되는 서브 워드 시스템이 사용되어 왔다.

서브 워드 시스템의 전술한 반도체 기억 장치에서, 결함이 메인 메모리의 일부에서 검출되는 경우에 여분의 리던던시 메모리 셀 어레이가 결함있는 메모리 대신에 사용되는 결함 완화 기술이 응용되어 왔다.

즉, 적은 결함이 생산 공정에서 메인 메모리 영역에서 발생하는 경우에도 반도체 기억 장치의 전체 기능은 손상을 받지 않을 것이다.

리던던시 회로를 갖는 상기와 같은 반도체 기억 장치에서 전기적인 특성 테스트는 생산 공정의 웨이퍼 선택 단계에서 실행된다.

테스트의 결과로서 결함이 메모리 셀 어레이에 존재하는 때에 결함이 있는 메모리 셀 어레이의 어드레스는 리던던시 회로 내측에 배치된 퓨즈에 대해 프로그램된다.

그에 따라, 기록/판독 동작은 메인 메모리 영역에 배치된 결함있는 메모리 셀에 대해 중지되고 기록/판독 동작은 리던던시 메모리 영역의 리던던시 메모리 셀에 대해 실행된다.

상기 경우에, 리던던시 메모리 셀로의 전환은 워드선 및 비트선 마다 실행된다. 상기와 같은 조건에서, 결함있는 부분의 어드레스 정보는 각각의 워드선에 대한 전환시에 필요하고 결함있는 부분의 비트 위치 정보는 각각의 비트선에 대해 필요하다.

즉, 결함있는 메모리 셀이 검출되는 경우에 차단될 퓨즈의 위치는 결함있는 부분의 어드레스 정보에 기초하여 결정되고 상기 퓨즈는 예컨대 레이저 빔을 쏘아 용융되고 상기 용융에 의해 결함있는 메모리 셀의 위치는 ROM 퓨즈에 기록된다.

전술한 바와 같이 결함있는 메모리 셀의 위치는 퓨즈 ROM에 기록된다. 그 결과 차단된 퓨즈에 대응하는 메모리가 선택되는 경우에 리던던시 메모리 영역이 메인 메모리 대신에 선택되는 전환이 일어난다.

더욱 상세하게는, 선택된 메인 메모리 영역의 메모리 셀의 어드레스는 리던던시 메모리 영역의 결함있는 메모리 셀의 어드레스와 비교된다. 비교 결과에서, 결함있는 메모리 셀이 선택되면 리던던시 메모리 영역의 리던던시 메모리 셀이 액세스 된다.

전술한 바와 같이, 필요한 리던던시 메모리 셀의 수는 반도체 기억 장치의 메모리 용량의 증가에 따라 또한 증가된다.

따라서, 증가된 리던던시 메모리 셀을 배치하기 위해 반도체 기억 장치의 구성 소자의 수를 가능한 줄이는 것이 중요하다. 그에 따라 배치는 효과적으로 실행될 수 있다.

도 1과 관련하여, 종래의 메모리 셀 어레이에 대한 기술이 이루어질 것이다.

상기 종래의 메모리 셀 어레이는 가로 방향인 X 방향으로 A 및 B 뱅크(BANK)의 2뱅크로 분할 배치되고, 세로방향인 Y 방향으로 각각 2분할하여, 상위 뱅크 A, 하위 뱅크 A, 상위 뱅크 B, 하위 뱅크 B로 구성된 4개의 영역으로 분할된다.

상기의 구조에서, 하나의 뱅크, 예컨대 A 뱅크는 32 메가 비트의 메모리 용량을 갖고 또한 A0P∼A15P의 16플레이트에 분할된다. 플레이트(A0P, A1P) 각각은 하나의 플레이트로 구성된다. 하나의 플레이트(도면에서 사선으로 표시된 부분)는 2메가 비트이고, 512 워드선 ×4K 비트선이다. 512 워드선에서 어드레스는 X0∼X8의 9비트로 이루어진다.

워드 드라이버 블록(11)은 X 방향으로 배치되고 구동 워드선은 도시되지는 않았지만 정렬된다. 상기 워드 드라이버 블록으로부터 Y 방향으로 연장된 메인 워드선과 교차하도록 역시 도시되어 있지는 않지만 비트선이 배치된다.

메모리 셀의 선택은 X 어드레스를 사용하여 X 방향으로 연장된 워드선을 선택하고 Y 어드레스를 사용하여 Y 방향으로 연장된 비트선을 선택함으로써 실행된다.

상기의 상태에서, 워드선과 비트선이 교차하고 있는 부분에 위치하는 메모리 셀을 선택함으로써 선택된 메모리 셀에 대해 데이터 신호가 기록/판독된다.

전술한 반도체 기억 장치에 있어서, 메모리 셀 어레이의 워드선을 구동하는 워드 드라이버는 그 출력에서 알루미늄 패턴과 같은 소성된 금속 배선 패턴에 접속되고, 폴리실리콘 배선 및 알루미늄 배선 패턴과 동일한 피치로 구성되어 있다.

그러나, LSI의 대용량화에 따른 패턴의 미세화가 진행되어 메모리 셀의 게이트에 접속되는 폴리실리콘 배선의 피치로 알루미늄을 패터닝하는 것은 어려워지고 있다.

또한, 반도체 기판상에 형성되는 메모리 셀 부의 형성층이 높아지고 있다. 그에 따라, 돌출부 또는 단차가 그 경계에서 생기기 때문에 알루미늄을 패터닝하는 것은 쉽지 않다.

상기의 문제점을 해결하기 위해서, 메모리 셀 부의 알루미늄 배선을 통과하는 것을 회피할 수 있는 분할 워드 드라이버 시스템이 최근에 채택되고 있다.

상기 시스템에서, 워드 드라이버가 메인 워드 드라이버와 서브 워드 드라이버로 분할되고 메인 워드 드라이버로 구동하는 메인 워드선에 의해 서브 워드 드라이버가 선택되고, 선택된 서브 드라이버는 메모리 셀을 선택하는 워드선(서브 워드선)을 구동한다.

도 2를 참조하여, 하나의 메인 워드선(MWE)가 선택되는 경우에, 상기 메인 워드선(MWE)에 접속되는 서브 워드 드라이버(SWD21a, 21b, 21c)가 선택되어 활성화된다.

상기 서브 워드 드라이버(SWD21a, 21b, 21c)는 메모리 셀 선의 양측에 비트선 쌍과 평행하게 배치된다. 여기서, 양측의 서브 워드 드라이버로부터 출력되는 서브 워드선(SW00∼SW13)은 메모리 셀을 끼움으로 해서 서로 빗 형상이 되도록 배치된다.

예컨대, 서브 워드 드라이버(SWD21b)는 그 좌측 및 우측에서 서브 워드선(SW11 및 SW13)에 접속된다. 여기서, 서브 워드선(SW11 및 SW13)은 좌측 및 우측에서 메모리 셀 선의 짝수 번호선에서의 메모리 셀을 지정한다.

상기 서브 워드 드라이버(SWD21a)는 좌측 및 우측에서의 비트선 쌍 중의 정회전 비트선(T)에 대응하는 메모리 셀을 지정하는 서브 워드선(SW0O 및 SWO2)에 접속된다.

서브 워드 드라이버(21c)는 좌측 및 우측에서의 정회전 비트선(T)에 대응하는 메모리 셀을 지정하는 서브 워드선(SW2O 및 SW22)에 접속된다.

상기 구조에서, 하나의 서브 워드선은 서브 워드 드라이버에 입력된 서브 워드 선택 신호(SWEO∼SWE3)를 사용하여 선택 및 구동되어 셀(11)을 선택한다.

예컨대, 서브 워드 선택 신호(SWEO∼SWE3)가 각각 "H", "L", "L", "L" 이면, 서브 워드선(SW00, SW20)이 구동되고 그에 따라 서브 워드선(SWOO, SW20)에 접속된 셀(11)이 선택된다. 예컨대, 서브 워드선(SWEO)이 선택되면, 서브 워드선(SWO0, SW20)이 선택된다.

또한, 종래의 반도체 기억 장치에서 워드선을 치환하는 X 리던던시 회로와,비트선을 치환하는 Y 리던던시 회로는 최적 구성이 실행될 수 있도록 배치되어 있었다.

그러나, 최근에는 버퍼가 판독/기록 버스부에 배치되어, 메모리 셀과 버퍼 사이에서 데이터가 고속으로 전송된다.

64 M/128M 버추얼 채널 SDRAM 등이 제품화되고 있는데, 이 제품은 시장 규모가 확대될 것으로 예견된다. 상기 수단은 속도를 우선하고 칩의 면적을 억제하기 때문에 Y측 리던던시 회로가 충분히 배치될 수 없다.

이 때문에, 메인 워드 치환 방법은 서브 유닛으로 치환하기 위한 서브 워드 치환 방법에 의해 치환되고 치환 유닛은 치환 효율의 향상을 위해 분할된다. 그에 따라, Y 리던던시 회로의 부족이 보상될 수 있다.

여기서, 주목할 점은 메인 워드선에 의해 선택된 서브 워드 드라이버의 유닛은 현존하는 제품에 대해 실행되어 왔던 메인 워드 치환 방법으로 총괄하여 치환된다는 점이다.

도 3을 참조하면 , 종래의 블록 에이아웃은 하나의 플레이트의 메모리 어레이(11), 리던던시 회로(21), 센스 앰프(여기에서, 도면에서는 S.A라고 한다 ;31), 메인 워드 드라이버(51), 리던던시 메인 워드 드라이버(81)를 포함한다.

서브 워드 선택 회로(1110), 리던던시 서브 워드 선택 회로(1120)는 메모리 어레이(11)의 Y 방향으로 인접하여 배치된다.

서브 워드선은 선택된 메모리 셀(11)의 메인 워드선(61)과 서브 워드 선택 신호(41)이 교차하는 영역에 위치하는 서브 워드 드라이버(도시되지 않음)에 의해어드레스로 선택된다. 그에 따라 메모리 셀이 선택된다.

판독 동작에 있어서, 메모리 셀로부터 판독된 데이터 신호는 비트선(102)에 전송되어 센스 앰프(31)에 증폭되어 데이터선(110)에 출력된다.

서브 워드 선택 신호(41)는 플레이트(n) 및 플레이트(n+1)상에 공통으로 배선된다. 리던던시 서브 워드 선택 신호(91)는 플레이트(n) 및 플레이트(n+1)의 리던던시 회로에 공통으로 배선된다.

도 4를 참조하면, 버퍼(1140)의 배치와 데이터 전송선(113)은 도 3과는 상이하다. 또한, 플레이트(n 및 n+ 1)의 서브 워드 선택 회로(1110)는 플레이트 하부에서 메인 워드 드라이버에 인접하여 배치된다. 리던던시 서브 워드 선택 회로(1120)의 위치 또한 리던던시 회로의 하부에서 메인 워드 드라이버에 인접하여 배치된다. 더욱이, 리던던시 서브 워드 선택 신호(91)와 서브 워드 선택 신호(41)는 직각 방향으로 배선된다.

보통, 전송 효율을 향상시키기 위해 버퍼(1140) 및 데이터 전송선(113)의 수는 많다. 예컨대, 비트선 4k에 대해 데이터 전송선은 1k이다. 상기 조건에서, 1k 비트의 데이터 신호는 4k 비트의 메모리 셀로부터 한번에 버퍼에 전송된다.

이 때문에, 레이아웃 효율을 고려하여, 버퍼(1140)는 플레이트(n+1)의 Y 방향으로 인접하여 배치된다. 서브 워드 선택 회로(1110), 리던던시 서브 워드 선택 회로(1120)는 메인 워드 드라이버에 인접하고 배치된다.

상기 경우에, 리던던시 회로(21)의 X 방향의 폭을 리던던시 서브 워드 선택 회로(1120)의 폭에 대응시킴으로써 레이아웃이 실행된다. 따라서, 레이아웃이 복잡해진다.

도 5를 참조하면, 플레이트(n-100)는 서브 워드 선택 회로 블록(124)과, 서브 워드 선택 신호선(4개의 선다발 ; 114∼117)과, 서브 워드 드라이버(121a∼121e)와, 메모리 셀 어레이와, 리던던시 서브 워드 선택 회로 블록(127)과, 리던던시 서브 워드 드라이버(122a∼122e)와, 리던던시 서브 워드 선택 신호(131∼134)와, 리던던시 메모리 셀 어레이를 포함한다.

이와 유사하게, 플레이트(n+1-20O)는 서브 워드 선택 회로 블록(224)과, 서브 워드 선택 신호(214∼217)와, 서브 워드 드라이버(221a∼221e)와, 메모리 셀 어레이와, 리던던시 서브 워드 선택 회로 블록(227)과, 리던던시 서브 워드 드라이버(222a∼222e)와, 리던던시 서브 워드 선택 신호(231∼234)와, 리던던시 메모리 셀 어레이를 포함한다.

상기 구성에서, 메인 메모리는 서브 워드 선택 회로 블록(124, 224)을 사용하여 선택되고, 리던던시 회로의 메모리 선택은 리던던시 서브 워드 선택 회로 블록(127, 227)을 사용하여 선택된다.

도 6을 참조하면, 서브 워드 선택 회로 블록(124)은 서브 워드 선택 신호(SWE00∼SWE03 ; 선다발(114))를 출력하는 서브 워드 선택 회로(301 내지 304)의 블록과, 서브 워드 선택 신호(SWE1O∼SWE13 ; 선다발(115))를 출력하는 서브 워드 선택 회로(311 내지 314)의 블록과, 서브 워드 선택 신호(SWE2O∼SWE23 ; 선다발(116))를 출력하는 서브 워드 선택 회로(321 내지 324)의 블록과, 서브 워드 선택 신호(SWE30∼SWE33 ; 선다발(116))를 출력하는 서브 워드 선택 회로(331 내지314)의 블록을 포함한다.

도 7을 참조하면, 서브 워드 디코드 신호(XO)가 입력되는 제1의 CMOS 인버터와, 상기 인버터의 N-채널형 MOS 트랜지스터(N1)의 소스와 접지 전위 사이에 제1의 플레이트의 선택 신호(PSn)가 입력되는 제1의 N-채널형 MOS 트랜지스터(N2)와, 리던던시 비선택 신호(REB)가 입력되는 제2의 N-채널형 MOS 트랜지스터(N3)와, 서브 워드 디코드 신호(X1X2)가 입력되는 제3의 N-채널형 MOS 트랜지스터(N4)는 직렬 접속된다.

상기 구성에서, 제1의 MOS 인버터의 출력은 제1의 P-채널형 트랜지스터(P2)를 경유하여 전원 전위(VBOOT)에 풀-업하고 제2의 MOS 인버터는 상기 P-채널형 트랜지스터의 출력을 수신하여 상기 출력을 제1의 서브 워드선 선택 신호(SWEn)로서 생성한다. 상기 제2의 MOS 인버터의 출력은 P-채널형 트랜지스터(P2)의 게이트에도 입력된다.

서브 워드 선택 회로에서, 리던던시 비선택 신호(REB)는 치환시에 논리 레벨은 "L"로 되어 비활성화 된다. 치환하지 않을 때의 리던던시 비선택 신호(REB)가 "H" 레벨인 경우, 플레이트선택 신호(PSn)는 "H" 레벨이 되고, 서브 워드 디코드 신호(XO)는 하위 어드레스 신호로 "H" 레벨이 되고, 하위 어드레스 신호(X1X2)는 "H" 레벨이 된다. 그에 따라, 선택된 서브 워드 선택 신호(SWEn)는 "H" 레벨이 된다. 치환시에, 리던던시 비선택 신호(REB)는 "L" 레벨이 되어 비활성으로 된다.

도 8을 참조하면, 리던던시 서브 워드 선택 회로 블록은 리던던시 서브 워드 선택 신호(RSWEOO∼RSWEO3 ; 선다발(131)))를 출력하는 리던던시 서브 워드 선택회로(361∼364)의 블록과, 리던던시 서브 워드 선택 신호(RSWE1O∼RSWE13 ; 선다발(132))를 출력하는 리던던시 서브 워드 선택 회로(371∼374)의 블록과, 리던던시 서브 워드 선택 신호(RSWE20∼RSWE23 ; 선다발133))를 출력하는 서브 워드 선택 회로(381∼384)의 블록과, 리던던시 서브 워드 선택 신호(RSWE3O∼RSWE33 ; 선다발134))를 출력하는 서브 워드 선택 회로(391∼394)의 블록을 포함한다.

도 9에 도시된 리던던시 서브 워드 선택 회로는 리던던시 비선택 신호(REB)가 입력되는 N-채널형 MOS 트랜지스터(N3)의 게이트에 인버터(IV)가 접속된다는 점에서 전술한 서브 워드 선택 회로와 상이하다.

즉, 리던던시 비선택 신호(REB)에 대하여 서브 워드 선택 회로와 리던던시 서브 워드 선택 회로는 상보 관계에 있다.

예컨대, 치환시에는 리던던시 비선택 신호(REB)가 "L" 레벨이 되고, 플레이트선택 신호(PSn)는 "H" 레벨이 되고, 서브 워드 디코드 신호(X0)는 "H" 레벨이 되고, 리던던시 선택 신호(RS)는 "H" 레벨이 된다. 그에 따라, 선택된 리던던시 서브 워드 선택 신호(RSWEn)는 "H" 레벨이 된다. 한편, 비 치환시에는, 리던던시 비선택 신호(REB)는 "H" 레벨이 되어 비활성으로 된다.

한편, 리던던시 비선택 신호(REB)가 "H" 레벨인 경우에, 치환은 실행되지 않는다. 따라서, 메인 메모리 영역의 메모리 셀 어레이가 선택되고 리던던시 메모리 영역은 선택되지 않는다.

역으로, 리던던시 비선택 신호(REB)가 "L" 레벨인 경우에, 메인 메모리 영역의 메모리 셀 어레이는 선택되지 않고 리던던시 메모리 영역이 선택된다.

도 10에 도시된 메인 워드 드라이버 회로 및 도 11에 도시된 메인 워드 드라이버 회로는 기본적인 구성이 전술한 서브 워드 선택 회로와 유사하다.

즉, VBOOT는 메인 워드 드라이버 회로에서 전워 전위에 공급된다. 또한, 입력 신호로서 어드레스(X3 내지 X5)의 디코드 신호가 입력된다. 다른 조건 입력 신호로서 플레이트선택 신호(PSn) 및 어드레스(X 6 내지 X8)의 디코드 신호가 입력된다. 또한, 메인 워드선 선택 신호로서 MWEnm이 출력된다.

리던던시 메인 워드 드라이버 회로는 입력 조건 신호로서 플레이트선택 신호(PSn)만을 입력하고 어드레스(X6 내지 X8)의 디코드 신호를 입력하지 않아 메인 워드 드라이버 회로와 상이한 리던던시 메인 워드선(RWEn)을 출력한다.

도 12를 참조하면, 서브 워드 드라이버 회로는 VBOOT가 공통 입력되며 드레인을 경유하여 메인 워드선이 공통 접속되는 트랜지스터(N13, N15, N17, N19)와, 트랜지스터(N13∼N19)의 소스를 경유하여 대응하는 게이트에 접속되며 드레인을 경유하여 각각의 서브 워드 선택 회로에 대응하는 출력선에 접속되는 트랜지스터(N14, N16, N18, N20)를 포함한다.

상기 구성에서, 트랜지스터(N14, N16, N18, N20)의 소스는 서브 워드 선택 신호선(SWnm, SWnm+2, SWnm+4, SWnm+6)에 각각 접속되고, Y 방향의 상하 방향으로 배치된 메모리 셀 어레이에 접속되기 위해 분기된다.

전술한 바와 같이, 워드 선택 신호선은 전술한 바와 같이 빗 형상으로 배치된다. 따라서, 메모리 셀 어레이를 경유하여 반대측에 배치되는 서브 워드 드라이버 트랜지스터(N14, N16, N18, N20)의 소스는 서브 워드 선택 신호선(SWnm+1,SWnm+3, SWnm+5, SWnm+7)에 각각 접속된다.

예컨대, 서브 워드 드라이버(122b 및 122c) 사이에 삽입된 메모리 셀 어레이에서, SW0O, SWO2, SWO4, SWO6에 의해 표시되는 비트선 쌍 중에 정회전 비트선(T)에 대응하는 워드선은 서브 워드 드라이버(122b)를 사용하여 활성화되고, SWO1, SWO3, SWO5, SWO7에 의해 표시되는 비트선 쌍 중에 반전 비트선(B)에 대응하는 워드선은 서브 워드 드라이버(122c)를 사용하여 활성화된다.

도 13의 a에 도시된 서브 워드 디코더 블록(403)에서, 어드레스(X0)는 인버터(IV1)에 의해 반전 신호(X0N)로 되고, 인버터(IV2, IV3)에 의해 정회전 신호(X0T)로 된다.

즉, 어드레스(X0)가 "L" 레벨인 경우에, 반전 신호(X0N)는 "H" 레벨이 되고, 정회전 신호(XOT)는 "L" 레벨이 된다.

한편, 어드레스(X0)가 "H" 레벨인 경우에, 반전 신호(X0N)는 "L" 레벨이되고 정회전 신호(XOT)는 "H" 레벨이 된다.

도 13의 b를 참조하면, 어드레스(X1 및 X2)의 상태에 따라 X12 디코드 신호로서, X1N2N = "L", "L" = 0, X1T2N = "H", "L" = 2, X1N2T = "L", "H" = 1, X 1T2T = "H", "H" = 3이 출력된다.

이어서, 도 14를 참조하여 전술한 구성에 따른 동작 타이밍도가 기술될 것이다.

시간 t1의 이전 시간에서, 프리차지 상태가 유지되고, 모든 서브 워드 디코드 신호는 "L" 레벨의 상태에 있다. 이 경우에 어드레스는 플레이트(n)을 선택하기위해 설정된다.

시간 t1에서, 클록의 상승에 동기하여 커맨드 및 어드레스가 취해진다. 여기서 주목할 점은 "액티브"라고 하는 커맨드는 워드를 선택하기 위한 커맨드라는 점이다.

시간 t2에서, 플레이트(n)의 선택 신호(PSn)가 "H" 레벨이고, 어드레스(X3, X4, X5 및 X6, X7, X8)의 디코드 신호(X345, X678)는 "H" 레벨이 된다. 또한, 서브 워드 디코드 신호인 X0 및 X1X2도 "H" 레벨이 된다.

리던던시 메인 워드 활성 신호(PXR)가 "H" 레벨이고, 프리차지 신호(PRC)도 "H" 레벨이고, 리던던시 어드레스가 검출 및 치환되는 경우에, 시간 t3에서, 리던던시 선택 신호(RSpq)는 "H" 레벨이 되고, 리던던시 비선택 신호(REBp)는 "L" 레벨이 된다.

시간 t4에서, X3, X4, X5 및 X6, X7, X8의 디코드 신호(X345 및 X678)에 의해, 선택된 메인 워드 신호(MWEnm)는 "H" 레벨이 되고, 리던던시 메인 워드 신호(RWEn)는 "H" 레벨이 된다.

시간 t5에서, 플레이트(n)의 리던던시 서브 워드 선택 신호(RSWEn)가 발생된다. 시간 t6에서, 플레이트(n)의 리던던시 서브 워드 신호(RSWn)가 선택된다.

치환하지 않는 경우에 도 14에 도시된 타이밍 차트에 있어서, 시간 t3에서 리던던시 선택 신호(RSpq)가 "L" 레벨이 되고, 리던던시 비선택 신호(REBp)는 "H" 레벨이 된다.

시간 t4에서, X3, X4, X5 및 X6, X7, X8의 디코드 신호(X345 및 X678)에 의해, 선택된 메인 워드선(MWEnm)은 "H" 레벨이 되고, 리던던시 메인 워드선(RWEn)은 "L" 레벨이 된다.

시간 t5에서, 플레이트(n)의 서브 워드 선택 신호(SWEn)가 발생한다. 시간 t6에서, 플레이트(n)의 서브 워드선(SWn)이 선택된다.

서브 워드 방식을 사용하는 전술한 종래의 반도체 기억 장치에 있어서, 서브 워드 선택 회로 및 리던던시 서브 워드 선택 회로는 플레이트마다 각각 제고이된다. 따라서, 칩상에서 점유되는 상기 회로들의 레이아웃 면적이 커진다는 문제점이 있다.

종래의 서브 워드 선택 회로에서, 서브 워드 선택 회로는 메모리 어레이의 Y 방향의 연장 선상에 배치된다. 그 출력으로서의 서브 워드 선택선은 메모리 어레이영역내에서 Y 방향으로 연장되어 배치된다.

상기 조건에서, 상기 Y 방향으로 연장된 메인 선으로 기능하는 서브 워드 선택선으로부터 X축과 평행하게 소정수의 서브 워드선이 분기된다. 그에 따라, Y 방향으로 연장 배치된 메인 워드 선택선과 레이아웃이 교차시켜 레이아웃의 영향을 작게한다.

그러나, 버퍼가 메모리 어레이의 Y 방향으로 인접하여 평행 배치되는 경우에, 서브 워드 선택 회로는 메인 워드 드라이버와 인접하여 배치되어, 배선구조가 복잡하게 된다.

또한, 서브 워드 치환 방법의 경우, 리던던시 서브 워드 선택 회로는 서브 워드 선택 회로와 거의 동등한 회로 규모가 된다.

그러나, 리던던시 서브 워드 선택 회로는 리던던시 회로의 폭에 맞춰서 배치된다. 그 결과, 레이아웃은 더욱 복잡하게 되어 레이아웃 면적이 커지게 된다.

본 발명의 목적은 서브 워드 시스템에서 개선된 서브 워드 선택 회로를 제공하는데 있다.

본 발명의 또 다른 목적은 리던던시 서브 워드 선호가 플레이트 마다 제거되는 반도체 기억 장치 및 리던던시 회로 치환 방법을 제공함에 있다.

본 발명의 하나의 특징에 따른 반도체 장치에서, 다수의 뱅크는 반도체 기판상에 배치된다. 다수의 플레이트가 배치된다. 다수의 메모리 어레이군이 플레이트 상에 배치된다.

리던던시 메모리 셀 어레이군은 결함있는 메모리 셀을 포함하는 메모리 셀 어레이를 치환하고 플레이트마다 배치된다. 서브 워드 선택 회로는 서브 워드 선택선을 플레이트 마다 전환한다.

상기와 같은 구조에서, 각각의 서브 워드 선택 회로는 그에 속하는 플레이트상의 서브 워드 선택선, 및 다른 인접한 플레이트상에 배치된 리던던시 메모리 셀 어레이의 리던던시 서브 선택선을 선택하는 선택 유닛을 구비한다.

서브 워드 선택선은 서브 워드 드라이버를 사용하여 선택되고, 메모리 셀 어레이 및 리던던시 메모리 셀 어레이의 소정의 리던던시 서브 워드선은 임의의 메인 워드선이 워드선을 선택하는 동안 로우 디코더에 의해 선택된 이후에 선택된다.

본 발명의 다른 특징에 따른 반도체 기억 장치에서, 다수의 플레이트는 뱅크마다 반도체 기판상에 배치된다.

각각의 플레이트는 메모리 셀 메모리 셀 어레이군과, 상기 메모리셀 어레이군의 워드선을 선택하는 서브 워드 드라이버군과, 상기 서브 워드 드라이버군 중에서 하나를 선택하는 서브 워드 선택 유닛과, 결함있는 메모리 셀을 포함하는 메모리 셀 어레이군를 치환하는 리던던시 메모리 셀 어레이군과, 리던던시 메모리 셀 어레이군의 워드선을 선택하는 리던던시 서브 워드 드라이버군과, 상기 리던던시 서브 워드 드라이버군 중에서 임의의 하나를 선택하는 리던던시 서브 워드 선택 유닛을 포함한다.

상기 구성에서, 상기 리던던시 서브 워드 선택 유닛은 인접하는 상기 플레이트 사 이에서 각각의 갖는 서브 워드 선택 유닛을 서로 공통으로 사용하고, 하나의 플레이트의 상기 서브 워드 선택 유닛에 의해 생성된 서브 워드 선택 신호는 다른플레이트의 리던던시 서브 워드 선택 신호로서 입력되어 워드선 선택을 제어한다.

본 발명의 또 다른 특징에 따른 반도체 기억 장치에서, 제1 및 제2의 플레이트는 뱅크마다 반도체 기판상에 배치된다.

각각의 상기 플레이트는 메모리 셀 어레이군과, 상기 메모리 셀 어레이군의 워드선을 선택하는 서브 워드 드라이버군과, 상기 서브 워드 드라이버군 중에서 하나를 선택하는 서브 워드 선택 유닛과, 결함있는 메모리 셀을 포함하는 메모리 셀 어레이를 치환하는 리던던시 메모리 셀 어레이군과, 리던던시 메모리 셀 어레이군의 워드선을 선택하는 리던던시 서브 워드 드라이버군과, 상기 리던던시 서브 워드드라이버군 중에서 하나를 선택하는 리던던시 서브 워드 선택 유닛을 포함한다.

상기 구성에서, 상기 서브 워드 선택 유닛 및 리던던시 서브 워드 선택 유닛양쪽 모드는 상기 서브 워드 선택 유닛만으로 공통으로 사용된다. 상기 플레이트 사이에서 공통으로 사용되는 상기 서브 워드 선택 유닛은 상기 제1 및 상기 제2의 플레이트 사이에서 공통으로 사용된다. 상기 제1 및 상기 제2의 플레이트 사이에서의 공통적인 사용은 상기 제1 및 상기 제2의 플레이트의 리던던시 서브 워드 선택선을 서로 다른쪽의 플레이트내에서 공통으로 사용하는 상기 서브 워드 선택 유닛에 의해 실행된다.

전술한 바와 같이, 반도체 메모리 장치는 플레이트 마다 서브 워드 선택선의 선택을 전환하는 서브 워드 선택회로를 구비한다.

상기 구조에서, 각각의 서브 워드 선택 회로는 그에 속하는 플레이트상의 서브 워드 선택선, 및 다른쪽의 인접한 플레이트상에 배치된 리던던시 메모리 셀 어레이의 리던던시 서브 워드 선택선을 선택하는 선택 유닛을 구비한다.

그에 따라, 인접한 플레이트(n, n+1)의 서브 워드 선택 회로는 상기 플레이트들 사이에서 공통으로 사용된다.

하나의 플레이트에 대해 메모리 셀 어레이의 내에서 배선되는 종래의 리던던시에 특유한 16개의 리던던시 서브 워드 선택 신호, 및 종래의 서브 워드 선택 회로에 특유한 16개의 리던던시 서브 워드 선택 회로는 본 발명에 따르면 완전히 생략할 수 있다.

또한, 제2의 효과로서 칩 사이즈가 작아진다. 따라서, 패키지 사이즈 및 장착 사이즈가 감소될 수 있고 소모 전류 역시 감소될 수 있다.

도 1은 종래의 메모리 셀 어레이를 도시하는 다이어그램.

도 2는 분할 워드 드라이버 시스템의 블록도.

도 3은 종래의 블록 레이아웃을 도시하는 다이어그램.

도 4는 다른 종래의 블록 레이아웃을 도시하는 다이어그램.

도 5는 종래의 서브 선택 회로에 대응하는 일부의 구조를 도시하는 블록도.

도 6은 종래의 서브 워드 선택 회로의 구조 다이어그램.

도 7은 종래의 서브 워드 선택 회로의 회로도.

도 8은 종래 리던던시 서브 워드 선택 회로의 구조 다이어그램.

도 9는 종래의 리던던시 서브 워드 선택 회로의 회로도.

도 10은 종래의 메인 워드 드라이버의 회로도.

도 11은 종래의 리던던시 메인 워드 드라이버의 회로도.

도 12는 종래의 서브 워드 드라이버의 회로도.

도 13은 종래의 서브 워드 디코더의 회로도.

도 14는 종래의 서브 워드 선택 회로의 동작을 설명하는 타이밍 챠트.

도 15는 본 발명의 제1의 실시예에 따른 반도체 기억 장치의 서브 워드 선택회로를 도시하는 블록도.

도 16은 서브 워드 선택 회로의 블록도.

도 17은 서브 워드 선택 회로의 회로도.

도 18은 서브 워드 선택 회로의 동작을 설명하는 타이밍 챠트.

도 19는 본 발명의 제2의 실시예에 따른 반도체 기억 장치의 서브 워드 선택 회로를 도시하는 블록도.

도 20은 제2의 실시예에 따른 서브 워드 선택 회로의 구조 다이어그램.

도 21은 제2이 실시예에 따른 서브 워드 선택 회로의 회로 다이어그램.

도 22는 제1의 실시예에 따른 블록 레이아웃도.

도 15를 참조하면, 본 발명의 제1의 실시예에 따른 반도체 기억 장치의 서브 워드 선택 회로에 관한 기술이 이루어질 것이다. 반도체 기억 장치(1)는 플레이트(n-100)와, 플레이트(n-200)와, 리던던시 서브 워드 제어 회로(401)와, 플레이트 디코더 블록(402)과, 서브 워드 디코더 블록(403)을 포함한다.

상기 플레이트(n-100)는 서브 워드 드라이버(121a∼121e)와, 리던던시 서브 워드 드라이버(122a∼122e)와, 센스 앰프(123a∼123)와, 서브 워드 선택 회로 블록(124)과, 리던던시 메인 워드 드라이버(125)와, 메인 워드 드라이버(126)와, 메모리 셀 어레이와, 리던던시 메모리 셀 어레이를 포함한다.

이와 유사하게, 상기 플레이트(n+1-200)는 서브 워드 드라이버(221a∼221e)와, 리던던시 서브 워드 드라이버(222a∼222e)와, 센스 앰프(223a∼223d)와, 서브 워드 선택 회로 블록(224)과, 리던던시 메인 워드 드라이버(225)와, 메인 워드 드라이버(226)와, 메모리 셀 어레이와, 리던던시 메모리 셀 어레이를 포함한다.

본 발명에 따른 반도체 기억 장치아 전술한 반도체 기억 장치의 차이점은 메인 메모리의 선택 및 리던던시 회로의 메모리 선택은 서브 워드 선택 회로 블록(124, 224)을 사용하여 실행되고, 종래의 리던던시 회로의 메모리 선택에 특유한 리던던시 서브 워드 선택 회로 블록(127, 227)이 본 발명에 따르면 제거 또는 생략 된다는 점이다.

상기 구성에서, 리던던시 서브 워드 제어 회로(401)는 어드레스(X0∼X9)와 프리차지 신호(PRC)가 입력되고, 리던던시 선택 신호(RSpq)와 리던던시 비선택 신호(RSBp)를 생성하여 서브 워드 선택 회로 블록(124, 224)에 대해 출력한다.

상기 예에서, 리던던시 선택 신호(RSpq)는 서브 워드 및 리던던시 서브 워드 선택선에 대응하여 16개의 신호선에 출력된다.

즉, 리던던시 서브 워드 선택 신호선(4개의 선다발 ; 114∼117)을 전환 하기 위해서 리던던시 선택 신호(RSpq)의 수는 도 15에 도시된 바와 같이 16개이다.

리던던시 비선택 신호(RSBpq)는 서브 워드 선택 신호(SWE0n∼SWE3n)의 선(114∼117)과 리던던시 서브 워드 선택 신호선(214∼217)에 대응하여 상기 예에서는 4개의 신호선에 출력된다.

또한, 리던던시 서브 워드 제어 회로(401)는 예컨대 일본국 특허공개공보 2000-100195호에 개시된 도 2에 도시된 퓨즈회로를 구비한다.

상기 구성에서, 프리차지 신호(PRC)에 의해 리던던시 어드레스를 검출하고, 플레이트(n)의 리던던시 서브 워드선 다발(112) 및 플레이트(n+1)의 선다발(212)을 선택하기 위해 리던던시 선택 신호(RSpq)를 구동하고, 플레이트(n+1)의 서브 워드선의 선다발(211)을 비선택으로 하기 위한 리던던시 비선택 신호(REBp)를 구동한다.

리던던시 선택 신호(RSpq)는 서브 워드 드라이버(SWD121a∼121e) 출력으로 기능하는 서브 워드선을 개별적으로 제어하기 위해, 전술한 4(서브 워드선) ×4(드라이버수) = 16개를 필요로 한다. 그러나, 서브 워드 드라이버(SWD121a∼121e) 출력으로서의 서브 워드선이 비선택인 경유에는 서브 워드 드라이버(SWD121a∼121e)는 일괄적으로 비활성화 된다.

따라서, 리던던시 비선택 신호(REBp)의 수는 4개가 된다. 여기서 주목할 점은 동일한 서브 워드 선택선 신호(선다발 114)는 SWD121a 및 SWD121e에 각각 입력된다.

플레이트 디코더 블록(402)에는 어드레스(X9)가 입력되어, 플레이트(n) 선택 신호(PSn) 및 플레이트(n+1) 선택 신호(PSn+1)를 생성하여, 서브 워드 선택 회로 블록(124, 224)에 출력한다. 즉, 상기 플레이트 디코더 블록(402)을 경우하여 플레이트(n) 선택 신호(PSn) 및 플레이트(n+1) 선택 신호(PSn+1)에 의해 플레이트가 선택된다.

서브 워드 디코더 블록(403)에는 어드레스(X1∼X2, XO)가 입력되어, 디코드 신호(X1 및 X2)의 정회전 신호(T), 극성 반전 신호(N), 디코드 신호(X0)의 정회전 신호(T), 극성 반전 신호(N)에 의한 조합의 신호를 X1N2N, X1T2N, X1N2T, X1T2T로서 생성하여 서브 워드 선택 회로 블록(124, 224)에 출력한다.

여기서, 디코드 신호(X1 및 X2)의 정회전 신호(T) 및 극성 반전 신호(N)는 정회전 신호(T), 극성 반전 신호 신호(N)의 2비트의 조합으로서 "L" "L"=0, "H" "L"=2, "L" H"= 1, "H" "H="3에 근거하여 수가 4개이다. 디코드 신호(XO)의 정회전 신호(T) 및 극성 반전 신호(N)는 출력선에서 수가 2개이다.

플레이트(n)의 서브 워드선택 회로 블록(124)은 서브 워드 드라이버(SWD121a∼121e)의 서브 워드선의 선다발(111) 중에 하나의 서브 워드선을 선택하기 위해 4개의 서브 워드 선택 신호(SWE0n∼SWE3n) 선(선다발(114∼117))을 구비하여, 16개의 상기 서브 워드 선택 신호선(114∼117)에 대한 선택을 전환한다.

리던던시 메인 워드 드라이버(125)에는 리던던시 메인 워드 활성 신호(PXR)와 플레이트(n)의 선택 신호(PSn)가 입력되고, 리던던시 메인 워드 신호(RWEn)를 리던던시 서브 워드 드라이버(RSWD122a∼122d)에 출력한다.

메인 워드 드라이버(125)에는 어드레스(X3, X4, X5)의 디코드 신호(X345)와 어드레스(X6, X7, X8)와, 플레이트(n) 선택 신호(PSn)가 입력되고, 메인 워드 신호(MWEnm)을 리던던시 서브 워드 드라이버(RSWD122a∼122d)에 출력한다.

서브 워드 드라이버(SWD121a, 121c, 121e)는 서브 워드 신호(SWn0, SWn2, SWn4)를 선다발(111)로서 메모리 셀 어레이의 비트선 쌍 중의 정회전 비트선(T)에 대응하는 메모리 셀로 출력한다.

서브 워드 드라이버(SWD121b, 121d)는 서브 워드 신호(SWn1, SWn3, SWn5, SWn7)를 선다발(111)로서 메모리 셀 어레이의 비트선 쌍 중의 반전 비트선(B)에 대응하는 메모리 셀에 출력한다. 즉, 워드선은 전술한 바와 같은 빗 형상으로 배치된다.

리던던시 서브 워드 드라이버(RSWD122a, 122c, 122e)는 서브 워드 신호(SWnO, SWn2, SWn4)를 선다발(112)로서 메모리 셀 어레이의 정회전 비트선(T)의 메모리 셀에 출력한다.

서브 워드 드라이버(SWD122b, 122d)는 서브 워드 신호(SWn1, SWn3, SWn5, SWn7)를 선다발(112)로서 메모리 셀 어레이의 반전 비트선(B)의 메모리 셀에 출력한다.

한편, 플레이트(n+1)의 서브 워드 선택 회로 블록(224)은 서브 워드 드라이버(SWD221a∼221e)의 서브 워드선 다발(111)로부터 하나의 서브 워드선을 선택하기 위한 4개로 구성된 서브 워드 선택 신호(SWEOn∼SWE3n)(214∼217)를 구비한다. 상기 구서에서, 총 16개의 상기 서브 워드 선택 신호(214∼217)의 선택이 전환된다.

리던던시 메인 워드 드라이버(225)에는 리던던시 메인 워드 활성 신호(PXR)와 플레이트(n+1)의 선택 신호(PSn+1)가 입력되고, 리던던시 메인 워드 신호(RWEn+1)를 리던던시 서브 워드 드라이버(RSWD222a∼222d)에 출력한다.

메인 워드 드라이버(226)에는 어드레스(X3, X4, X5)의 디코드 신호(X345)와, 어드레스(X6, X7, X8)와, 플레이트(n+1) 선택 신호(PSn+1)가 입력되고, 메인 워드 신호(MWEn+1m)을 리던던시 서브 워드 드라이버(RSWD222a∼222d)에 출력한다.

서브 워드 드라이버(SWD221a와 221c와 221e)는 서브 워드 신호(SWn1, SWn3, SWn5)를 선다발(211)로서 메모리 셀 어레이의 반전 비트선(B)에 대응하는 메모리 셀에 출력한다.

서브 워드 드라이버(SWD221b 및 221d)는 서브 워드 신호(SWn0, SWn2, SWn4,SWn6)를 선다발(211)로서 메모리 셀 어레이의 정회전 비트선(T)에 대응하는 메모리 셀에 출력한다. 상기 경우에, 전술한 경우와 같이 워드선은 빗 형상으로 배치된다.

리던던시 서브 워드 드라이버(RSWD222a, 222c 및 222e)는 서브 워드 신호(SWn1, SWn3, SWn5)를 선다발(212)로서 메모리 셀 어레이의 짝수열의 메모리셀에 출력한다.

서브 워드 드라이버(SWD222b 및 222d)는 서브 워드 신호(SWnO, SWn2, SWn4, SWn6)를 선다발(212)로서 메모리 셀 어레이의 홀수열의 메모리 셀에 출력한다.

본 발명의 특징은 전술한 구성에 의해 이하에서 설명될 것이다.

즉, 리던던시 서브 워드선의 다발(112)로부터 하나의 서브 워드를 선택 하기 위한 리던던시 서브 워드 선택 신호(214∼217)는 노드(N2)를 경유하여 플레이트(n+1-200)의 서브 워드 선택 회로 블록(224)으로부터 발생된 서브 워드 선택 신호(214∼217)로부터 공급된다.

또한, 플레이트(n+1-20O)의 리던던시 서브 워드 드라이버(RSWD222a∼222e)에 입력된 리던던시 서브 워드 선택 신호의 선다발(114∼117)은 리던던시 서브 워드선의 다발(212)로부터 공급된다.

리던던시 서브 워드선의 선다발(212)로부터 하나의 서브 워드를 선택하는 리던던시 서브 워드 선택 신호(214∼217)는 노드(N1)를 경유하여 플레이트(n+1-200)의 서브 워드 선택 회로 블록(124)으로부터 발생된 서브 워드 선택 신호(214∼217)로부터 공급된다.

더욱 상세하게는, 서브 워드 선택선의 선택을 전환하는 서브 워드 선택 회로를 플레이트마다 배치된다. 각각의 서브 워드 선택 회로는 자신이 속하는 플레이트상의 서브 워드 선택선 및 인접하는 다른쪽의 플레이트상에 배치된 리던던시 메모리 셀 어레이의 리던던시 서브 워드 선택선을 선택하는 선택 유닛을 구비한다.

메모리 셀로부터의 데이터는 비트선(113)을 경유하여 판독되고, 센스앰프(123)에 의해 증폭되어 버퍼(도시되지 않음)에 출력된다.

여기서, 전술한 리던던시 서브 워드 제어 회로(401)와, 플레이트 디코더 블록(402)와, 서브 워드 디코더블록(403)와, 리던던시 메인 워드 드라이버(125, 225)와, 메인 워드 드라이버(126, 226)와, 서브 워드 드라이버(121a∼121d, 221a∼221d)와, 리던던시 서브 워드 드라이버(121a∼121d, 221a∼221d)는 각각 전술한 종래 기술과 같은 회로 구성을 갖는다. 따라서, 여기서는 그 설명을 생략한다.

도 16을 참조하면, 서브 워드 선택 회로 블록(124)에는 서브 워드 선택 회로(301), 서브 워드 선택 회로(302), 및 서브 워드 선택 호로(303), 및 서브 워드 선택 회로(304)가 제공된다.

상기 서브 워드 선택 블록(301)에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS00) 및 공통 입력 신호로서 리던던시 비선택 신호(REBO), 서브 워드 디코드 신호(X0N), 플레이트(n)의 선택 신호(PSn), 플레이트(n+1)의 선택 신호(PSn+1)가 입력되어, 서브 워드 선택 신호(SWE0On)를 출력한다.

상기 서브 워드 선택 블록(302)에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS01) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE01n)를 출력한다.

상기 서브 워드 선택 회로(303)에는 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RS02) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE02n)를 출력한다.

상기 서브 워드 선택 회로(304)에는 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RS03) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE03n)를 출력한다.

상기 구성에서, 서브 워드 선택 신호(SWEOOn, SWE01n, SWEO2n, SWE03n)는 선다발(114)을 구성한다.

또한, 서브 워드 선택 회로 블록(124)에는 서브 워드 선택 회로(311), 서브 워드 선택 회로(312), 서브 워드 선택 회로(313), 및 서브 워드 선택 회로(314)가 제공된다.

상기 서브 워드 선택 회로(311)에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS1O) 및 공통 입력 신호로서 리던던시 비선택 신호(REB1), 서브 워드 디코드 신호(X0T), 플레이트(n)의 선택 신호(PSn), 플레이트(n+1)의 선택 신호(PSn+1)가 입력되어, 서브 워드 선택 신호(SWE10n)를 출력하다.

상기 서브 워드 선택 회로(312)에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS11) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE11n)를 출력한다.

상기 서브 워드 선택 회로(313)에는 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RS12) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE12n)를 출력한다.

상기 서브 워드 선택 회로(314)에는 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RS13) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE13n)를 출력한다.

상기 구성에서, 서브 워드 선택 신호(SWE10n, SWE11n, SWE12n, SWE13n)는 선다발(115)을 구성한다.

또한, 서브 워드 선택 회로 블록(124)에는 서브 워드 선택 회로(321), 서브 워드 선택 회로(322), 서브 워드 선택 회로(323), 및 서브 워드 선택 회로(324)가 제공된다.

상기 서브 워드 선택 회로(321)에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS20) 및 공통 입력 신호로서 리던던시 비선택 신호(REB2),서브 워드 디코드 신호(X0N), 플레이트(n)의 선택 신호(PSn), 플레이트(n+1)의 선택 신호(PSn+1)가 입력되어, 서브 워드 선택 신호(SWE2On)를 출력한다.

상기 서브 워드 선택 회로(322)에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS21) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE21n)를 출력한다.

상기 서브 워드 선택 회로(323)에는 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RS22) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE22n)를 출력한다.

상기 서브 워드 선택 회로(324)에는 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RS23) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE23n)를 출력한다.

상기 구성에서, 서브 워드 선택 신호(SWE2On, SWE21n, SWE22n, SWE23n)은 선다발(116)을 구성한다.

또한, 서브 워드 선택 회로 블록(124)에는 서브워드 선택 회로(331), 서브 워드 선택 회로(332), 서브 워드 선택 회로(333), 및 서브 워드 선택 회로(334)가 제공된다.

상기 서브 워드 선택 회로(331)에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS3O) 및 공통 입력 신호로서 리던던시 비선택 신호(REB3),서브 워드 디코드 신호(X0T), 플레이트(n)의 선택 신호(PSn), 플레이트(n+1)의 선택 신호(PSn+1)가 입력되어, 서브 워드 선택 신호(SWE3On)를 출력한다.

상기 서브 워드 선택 회로(332)에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS31) 및 공통 입력 신호가 입력되어 서브 워드 선택 신호(SWE31n)를 출력한다.

상기 서브 워드 선택 회로(333)에는 서브 워드 선택 회로(332)와, 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RS32) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE32n)를 출력한다.

상기 서브 워드 선택 회로(334)에는 서브 워드 선택 회로(333)와, 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RS33) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE33n)를 출력한다.

상기 구성에서, 서브 워드 선택 신호(SWE30n, SWE31n, SWE32n, SWE33n)는 선다발(117)을 구성한다.

즉, 서브 워드 선택 회로 블록(124)으로부터 발생된 서브 워드 선택 신호(선다발(114))은 4개 × 4= 16개(SWE00n∼SWE33n)로 구성된다.

도 17을 참조하면, 각각의 서브 워드 선택 회로(301∼334)는 서브 워드 디코드 신호(XO)가 입력되는 P-채널형 MOS 트랜지스터(P1) 및 N-채널형 MOS 트랜지스터(N1)를 구비하는 제1의 CMOS 인버터를 포함한다.

상기 구성에서, N-채널형 MOS 트랜지스터(N2), N-채널형 MOS 트랜지스터(N3), N-채널형 MOS 트랜지스터(N4)는 인버터의 N-채널형 MOS 트랜지스터(N1)의 소스와 접지 전위 사이에서 직렬로 접속된다.

여기서, N-채널형 MOS 트랜지스터(N2)에는 제1의 플레이트(n)의 선택 신호(PSn#)가 입력되고, N-채널형 MOS 트랜지스터(N3)에는 리던던시 비선택 신호(REB)가 입력된다. 또한, N-채널형 MOS 트랜지스터(N4)에는 서브 워드 디코드 신호(X1X2)가 입력된다.

상기 상태에서, 제1의 MOS 인버터의 출력은 P-채널형 트랜지스터(P2)를 경유하여 전원 전위(VBOOT)에 풀-업되고, P-채널형 MOS 트랜지스터(P3) 및 N-채널형 MOS 트랜지스터(N7)으로 구성된 제2의 MOS 인버터에 제공된다. 그 출력은 서브 워드선 선택 신호(SWEn)로서 출력되어 P-채널형 트랜지스터(P2)의 게이트에도 입력도니다.

상기 조건에서, 플레이트(n+1)의 선택 신호(PSn##)가 입력된 제4의 N-채널형 MOS 트랜지스터(N5)와 리던던시 선택 신호(RS)가 입력된 N-채널형 MOS 트랜지스터(N6)의 직렬 접속체는 N-채널형 MOS 트랜지스터(N2, N3, N4)와의 직렬 접속체에 병렬로 접속된다.

유사하게, 플레이트(n)의 서브 워드 선택 신호(선다발(115))은 도 16에 도시된 서브 워드 선택 신호(SWE1On∼SWE13n)가 된다. 서브 워드 선택 신호(선다발(116))은 도 16에 도시된 서브 워드 선택 신호(SWE20n∼SWE23n)가 된다. 서브 워드 선택 신호(선다발117)은 도 16에 도시된 서브 워드 선택 신호(SWE3On∼SWE33n)가 된다.

도 16에 도시된 서브 워드 디코드 신호(X0N, X0T0)는 각각, 도 17에 도시된 서브 워드 선택 회로의 X0에 대응하여 접속된다. 예컨대, 도 16에 도시된 서브 워드 선택 회로(301∼304)의 X0N은 도 17에 도시된 서브 워드 디코드 신호(XO)로서 접속된다.

또한, 도 16에도시된 서브 워드 선택 회로(311∼314)의 X0T는 도 17에 도시된 서브 워드 디코드 신호(XO)로서 접속된다.

유사하게, 서브 워드 디코드 신호(X1N2N∼X1T2T)는 도 17에 도시된 서브 워드 선택 회로의 서브 워드 디코드 신호(X1X2)에 대응한다.

또한, 도 16에 도시된 리던던시 선택 신호(RS0O∼RS33), 리던던시 비선택 신호(REB0∼REB3)는 각각 도 17에 도시된 리던던시 선택 신호(RS), 리던던시 비선택 신호(REB)에 대응하여 접속된다. 또한, 도 16에 도시된 서브 워드 선택 신호(SWEOOn∼SWE33n)는 도 17에 도시된 서브 워드 선택 신호(SWEn)에 대응하여 접속된다.

이어서, 도 15내지 도 18을 참조하여 플레이트(n, n+1)의 선택 신호(PSn, PSn+1)의 서브 워드 선택 회로 블록(124, 224)에의 접속에 관한 기술이 이루어질것이다.

더욱 상세하게는, 서브 워드 선택 회로 블록(124)은 플레이트(n)에 배치된다. 따라서, 서브 워드 선택 회로 블록(124)에 입력되는 플레이트(n) 선택 신호(PSn)는 도 17에 도시된 플레이트(n)의 선택 신호(PSn#)에 접속되고, 플레이트(n+1) 선택 신호(PSn+1)는 도 17에 도시된 플레이트(n+1)의 선택 신호(PSn##)에 접속된다.

또한, 서브 워드 선택 회로 블록(224)은 플레이트(n+1)에 배치돈다. 따라서, 서브 워드 선택 회로 블록(224)에 입력되는 플레이트(n+1) 선택 신호(PSn+1)는 17에 도시된 플레이트(n)의 선택 신호(PSn#)의 입력 단자에 접속하고, 또한 플레이트(n) 선택 신호(PSn)는 도 17에 도시된 플레이트(n+1)의 선택 신호(PSn##)의 입력 단자에 접속된다.

다음에, 플레이트(n)에 마련된 서브 워드 선택 회로 블록(124), 플레이트(n+1)에 마련된 서브 워드 선택 회로 블록(224)에 있어서의 플레이트 선택 신호(PSn, PSn+ 1)의 입력 대응 관계는 이하와 같이 표시된다.

〔Psn# 단자〕〔PSn## 단자〕

〔플레이트(n) 선택때의 접속〕 PSn PSn+ 1

〔플레이트(n+1) 선택때의 접속〕 PSn+ 1P Sn

즉, 플레이트(n)이 선택되는 경우에, 서브 워드 선택 회로(서브 워드 선택 회로 블록(124)내)에는 PSn# 단자의 입력 신호로서 플레이트(n) 선택 신호(PSn)가 입력되고, PSn## 단자의 입력 신호로서 플레이트(n+1) 선택 신호(PSn+1)가 입력된다.

또한, 플레이트(n+1)가 선택되는 경우에, 서브 워드 선택 회로(서브 워드 선택 회로 블록(224)내)에는 PSn# 단자의 입력 신호로서 플레이트(n+1) 선택 신호(PSn+1)가 입력되고, PSn## 단자의 입력 신호로서 플레이트(n) 선택 신호(PSn)가 입력된다.

도 17의 VBOOT는 부트(boot) 전원 전압이다. 본 발명에서는 전원 전압(VCC)은 3.3V이고, 부트 전원 전압(VBOOT)은 4.0V로 한다.

비록, 도 16에 도시된 서브 워드 선택 회로 블록도의 서브 워드 선택 회로(301∼334)에서는 부트 전원 전압(VBOOT)이 도시되지 않았지만, 상기 부트 전원 전압(VBOOT)은 블록 외부로부터 공급된다. 다른 회로에 있어서의 부트 전원 전압(VBOOT)은 유사한 방식으로 공급된다.

다음에, 도 17을 참조하여 서브 워드 선택 회로의 동작이 기술될 것이다.

우선, 플레이트(n)이 선택되어 치환되지 않는 경우가 기술될 것이다.

플레이트(n) 선택 신호(PSn#)는 "H" 레벨이 되고, N-채널형 M0S 트랜지스터(N2)는 온(on)이 되어 도통상태가 된다. N-채널형 MOS 트랜지스터(N3)는 리던던시 비선택 신호(REB)가 "H" 레벨로 되기 때문에 온이 되고 도통 상태가 된다.

N-채널형 MOS 트랜지스터(N5)는 플레이트(n+1) 선택 신호(PSn##)가 "L" 레벨로 되기 때문에 오프(off)상태가 되어 비도통 상태가 된다.

N-채널형 MOS 트랜지스터(N6)는 리던던시 선택 신호(RS)가 "L" 레벨이기 때문에 오프가 되어 비도통상태가 된다.

어드레스(XO∼X2)에 기인한 서브 워드 디코드 신호에 의해 선택된 서브 워드 선택 회로(124)의 서브 워드 디코드 신호(XO)는 "H" 레벨이 되고, 서브 워드 디코드 신호(X1X2)는 "H" 레벨이 된다.

그에 따라, N-채널형 MOS 트랜지스터(N1)는 온이 되어 도통 상태가 되고, N-채널형 MOS 트랜지스터(N4)는 온이 되어 도통 상태가 된다. P-채널형 MOS 트랜지스터(P1)는 오프가 되어 비도통 상태가 된다.

노드(a)는 "L" 레벨이 된다. 따라서, P-채널형 MOS 트랜지스터(P3)는 온이 되어 도통 상태가 되고, N-채널형 MOS 트랜지스터(N7)는 오프가 되어 비도통 상태가 된다. 선택된 서브 워드 선택 신호(SWEn)는 "H" 레벨이 된다.

상기 서브 워드 선택 신호(SWEn)는 서브 워드 선택 신호(선다발(114∼117))의 하나가 되어 플레이트(n-100)의 서브 워드선을 선택한다.

다음에, 플레이트(n)이 선택되어 치환되는 경우가 기술될 것이다. 플레이트(n) 선택 신호(PSn#)는 "H" 레벨이 되고, N-채널형 MOS 트랜지스터(N2)는 온이 되어 도통 상태가 된다. 리던던시 비선택 신호(REB)는 "L" 레벨이 되고, N-채널형 MOS 트랜지스터(N3)는 오프가 되어 비도통 상태가 된다.

플레이트(n+1) 선택 신호(PSn##)는 "L" 레벨이 되고, N-채널형 MOS 트랜지스터(N5)는 오프가 되어 비도통 상태가 된다. 리던던시 선택 신호(RS)는 "H" 레벨이 되고, N-채널형 MOS 트랜지스터(N6)는 온이 되어 도통 상태가 된다.

서브 워드 디코드 신호(XO)가 "H" 레벨이 되는 경우에도, 노드(a)는 "H" 레벨이 된다. 또한, P-채널형 MOS 트랜지스터(P3)는 오프가 되어 비도통 상태가 되고, N-채널형 MOS 트랜지스터(N7)는 온이 되어 도통 상태가 되고, 플레이트(n)의 서브 워드 선택 신호(SWEn)는 "L" 레벨이 된다.

그러나, 플레이트(n+1)의 서브 워드 선택 회로의 플레이트(n) 선택 신호(PSn##)는 "H" 레벨이 되고, N-채널형 MOS 트랜지스터(N5)는 온이 되어 도통 상태가 된다. 리던던시 선택 신호(RS)는 "H" 레벨이 되고, N-채널형 MOS 트랜지스터(N6)는 온이 되어 도통 상태가 된다. 따라서, 플레이트(n+1)의 서브 워드 선택 회로의 노드(a)는 "L" 레벨이 되고, 서브 워드 선택 신호(SWEn)는 "H" 레벨이 된다.

도 15에 도시된 바와 같이, 리던던시 서브 워드 선택 신호는 플레이트(n+1)의 서브 워드 선택 신호를 사용한다. 따라서, 리던던시 서브 워드선이 선택될 것이다.

도 18을 참조하여, 서브 워드 선택 회로의 동작에 관한 기술이 이루어질 것이다.

시간 t1 이전의 시간에서, 프리차지 상태가 나타나고, 모든 서브 워드 디코드 신호(XO∼X9)는 "L" 레벨이 된다. 여기서, 어드레스(X9)는 플레이트(n)을 선택하도록 설정된다.

시간 t1에서, 커맨드 및 어드레스는 클록의 상승 타이밍에 동기하여 합쳐진다. 여기서 "액티브"라고 언급되는 커맨드는 워드를 선택하기 위해 동작한다.

시간 t2에서, 플레이트(n)의 선택 신호(PSn)가 "H" 레벨이 되고,어드레스(X3, X4, X5와 X6, X7, X8)의 디코드 신호(X345, X678)는 "H" 레벨이 된다. 또한, 서브 디코드 신호인 X0 및 X1X2는 각각 "H”레벨이 된다.

리던던시 메인 워드 활성 신호(PXR)는 "H" 레벨이 되고, 프리차지 신호(PRC)가 "H" 레벨이 된다. 상기 상태하에서, 리던던시 어드레스가 검출 및 치환되는 경우에 시간 t3에서는 리던던시 선택 신호(RSpq)는 "H" 레벨이 되고, 리던던시 비선택 신호(REBp)는 "L" 레벨이 된다.

시간 t4에서, X3, X4, X5, 및 X6, X7, X8의 디코드 신호(X345, 및 X678)에 의해 선택된 메인 워드 드라이버(MWEnm)는 "H" 레벨이 되고, 리던던시 메인 워드선(RWEn)은 "H" 레벨이 된다.

시간 t5에서, 플레이트(n)의 서브 워드 선택 신호(SWEn)는 발생되지 않고, 플레이트(n+1)의 서브 워드 선택 신호(SWEn+1)가 발생된다.

시간 t6에서, 플레이트(n+1)의 서브 워드 선택 신호를 공통으로 사용하는 리던던시 서브 워드선(RSWn)이 선택된다.

치환되지 않는 경우에, 시간 t2의 프리차지 신호(PRC)가 "H" 레벨이 될 때 까지는 동일 동작이 실행된다. 시간 t2에서, 리던던시 메인 워드 활성 신호(PXR)는 "L" 레벨로 유지된다.

시간 t3에서, 리던던시 선택 신호(RSpq)는 "H" 레벨로 유지되고, 리던던시 비선택 신호(REBp)는 "H" 레벨이 된다.

시간 t4에서, X3, X4, X5 및 X6, X7, X8의 디코드 신호(X345, 및 X678)에 의해 선택된 메인 워드 신호(MWEnm)는 "H" 레벨로 유지되고, 리던던시 메인워드선(RWEn)은 "L" 레벨로 유지된다.

시간 t5에서, 플레이트(n)의 서브 워드 선택 신호(SWEn)가 발생하고, 플레이트(n+1)의 서브 워드 선택 신호(SWEn+1)는 발생하지 않는다.

시간 t6에서, 플레이트(n)의 서브 워드선(SWn)이 선택된다.

상기 제1의 실시예에 따르면, 레이아웃 면적이 축소 가능하다. 특히, 플레이트(n)의 리던던시 서브 워드 선택 신호(RSWEn)는 인접하는 서브 워드 선택 회로(224)를 사용하여 발생된다.

또한, 플레이트(n+1)의 리던던시 서브 워드 선택 신호(RSWEn+1)는 인접하는 플레이트(n)의 서브 워드 선택 회로(124)를 사용하여 발생된다.

상기 신호는 플레이트 사이에서 교차하고, 플레이트(n)의 리던던시 회로의 리던던시 서브 워드 드라이버(RSWD)에 입력되어 치환 동작을 실행한다.

즉, 인접하는 플레이트(n, n+1)의 서브 워드 선택 회로는 상기 플레이트 사이에서 공통으로 사용된다. 그에 따라, 메모리 셀 어레이내에 배선되는 종래의 리던던시 전용의 리던던시 서브 워드 선택 신호 16개와, 종래의 서브 워드 선택 회로내에 배치된 전용의 리던던시 서브 워드 선택 회로 16개가 모두 하나의 플레이트에 대해 제거될 수 있다.

더욱이, 파급 효과로서 칩 사이즈가 작게 된다. 따라서, 패키지 사이즈 및 설치 사이즈가 작아진다. 그에 따라, 소비 전류가 줄어든다. 그 결과, 시장 경쟁력이 높아진다.

본 발명의 제1의 실시예에서, 하나의 플레이트에 대해 리던던시 메인 워드선의 하나로 이루어진 리던던시 회로의 하나의 유닛에 관한 기술이 이루어져 왔다. 그러나, 본 발명은 이것에 한정되는 것이 아니고 2개 이상의 리던던시 메인 워드선을 구비하는 리던던시 회로의 2개 이상의 유닛이 배치되는 경우에 대해서도 용이하게 적용될 수 있다.

즉, 복수의 리던던시 메인 워드 드라이버(125 및 225)와, 리던던시 메인 워드 드라이버(125 및 225)에 대응하는 리던던시 회로의 복수의 유닛이 제공된다. 상기 구성에서, 리던던시 메인 워드 드라이버(125)에는 리던던시 메인 워드 활성 신호(PXR) 및 플레이트(n)의 선택 신호(PSn)가 공통으로 입력된다.

또한, 리던던시 메인 워드 드라이버(225)에는 리던던시 메인 워드 활성 신호(PXR) 및 플레이트(n+1)의 선택 신호(PSn+1)가 공통으로 입력된다.

더욱이, 서브 워드 선택 신호(선다발(114∼117) 및 선다발214∼217)는 각각 대응하는 리던던시 회로에 입력된다. 상기 경우에도, 치환에 의한 결함있는 불량칩 구제율이 향상될 수 있다.

다음에, 도 19 내지 도 21을 참조하여, 제2의 실시예에 관한 기술이 이루어질 것이다.

도 21을 참조하면, 서브 워드 선택 회로에서, 제1의 CMOS 인버터, N-채널형 MOS 트랜지스터(N3), N-채널형 MOS 트랜지스터(N4), 및 N-채널형 MOS 트랜지스터(N5)는 직렬로 접속된다.

여기서, 제1의 CMOS 인버터는 서브 워드 디코드 신호(XOT)가 입력되는 P-채널형 MOS 트랜지스터(P4) 및 N-채널형 MOS 트랜지스터(N2)로 구성된다.

N-채널형 MOS 트랜지스터(N3)와 N-채널형 MOS 트랜지스터(N4)는 상기 인버터의 N-채널형 MOS 트랜지스터(N2)의 소스 및 접지 전위 사이에 직렬로 접속된다.

상기 구성에서, N-채널형 MOS 트랜지스터(N3)에는 플레이트(n)의 선택 신호(PSn#)가 입력된다. N-채널형 MOS 트랜지스터(N4)에는 리던던시 비선택 신호(REB)가 입력된다. N-채널형 MOS 트랜지스터(N5)에는 서브 워드 디코드 신호(X1X2)가 입력된다.

또한, 제1의 MOS 인버터의 출력은 P-채널형 트랜지스터(P5)에 의해 전원 전위(VBOOT)에 풀-업되고, P-채널형 MOS 트랜지스터(P6) 및 N-채널형 MOS 트랜지스터(N9)로 이루어지는 제2의 MOS 인버터에 공급된다.

상기 제2의 MOS 인버터의 출력은 서브 워드선 선택 신호(SWE1n)로서 출력되고, 그 출력은 P-채널형 트랜지스터(P5)의 게이트에 입력된다.

또한, N-채널형 MOS 트랜지스터(N3, N4, N5)로 구성된 직렬 접속체는 병렬로 N-채널형 MOS 트랜지스터(N6)와 N-채널형 MOS 트랜지스터(N7)로 구성된 직렬 접속체에 접속된다.

여기서, N-채널형 MOS 트랜지스터(N6)에는 플레이트(n+1)의 선택 신호(PSn##)가 입력되고, N-채널형 MOS 트랜지스터(N7)에는 리던던시 선택 신호(RS)가 입력된다.

또한, 제3의 CMOS 인버터는 제1의 CMOS 인버터의 N-채널형 MOS 트랜지스터(N2)의 소스 및 전원 전위 사이에 서브 워드 디코드 신호의 극성 반전 신호(X0N)가 입력되는 P-채널형 MOS 트랜지스터(P1)와 N-채널형 MOS트랜지스터(N1)로 구성된다.

상기 구성에서, 제3의 MOS 인버터의 출력은 P-채널형 MOS 트랜지스터(P2)를 경유하여 전원 전위에 풀-업된다. P-채널형 MOS 트랜지스터(P2)의 출력은 P-채널형 MOS 트랜지스터(P3) 및 N-채널형 MOS 트랜지스터(N8)로 구성되는 제4의 MOS 인버터에 공급된다. 상기 제4의 MOS 인버터의 출력은 서브 워드선 선택 신호(SWE0n)로서 출력되고, 그 출력은 P-채널형 MOS 트랜지스터(P2)의 게이트에 입력된다.

상기 서브 워드 선택 회로에서, 서브 워드 디코드 신호로 작용하는 XOT 및 XON의 전환에 기인한 서브 워드 선택 신호(SWE0n 및 SWE1n)의 전환은 제1의 실시예의 서브 워드 선택 회로에 의해 실행된다.

이에 비해, 상기 전환은 하나의 서브 워드 선택 회로에 의해 실행될 수 있고, 그에 따라, 회로의 일부는 제2의 실시예에서 공통으로 사용될 수 있다.

즉, 플레이트(n)의 선택 신호(PSn#), 플레이트(n+1)의 선택 신호(PSn##), 리던던시 비선택 신호(REB), 리던던시 선택 신호(RS), 서브 워드 디코드 신호(X1X2)는 공통으로 사용된다.

도 20을 참조하면, 상기 서브 워드 선택 회로 블록은 서브 워드 선택 회로(301'), 서브 워드 선택 회로(302'), 서브 워드 선택 회로(303'), 및 서브 워드 선택 회로(304')를 포함한다.

여기서, 서브 워드 선택 회로(301')에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS00) 및 공통 입력 신호로서 리던던시 비선택 신호(REBO), 서브 워드 디코드 신호(XON), 플레이트(n)의 선택 신호(PSn), 플레이트(n+1)의 선택 신호(PSn+1) 및 서브 워드 디코드 신호(XOT)가 입력되어, 서브 워드 선택 신호(SWE00n 및 SWE10n)를 출력한다.

서브 워드 선택 회로(302')에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS01) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE01n 및 SWE11n)를 출력한다.

서브 워드 선택 회로(303')에는 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RSO2) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE02n 및 SWE12n)를 출력한다.

서브 워드 선택 회로(304')에는 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RSO3) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE03n 및 SWE13n)를 출력한다.

또한, 서브 워드 선택 회로 블록은 서브 워드 선택 회로(331'), 서브 워드 선택 회로(332'), 서브 워드 선택 회로(333'), 및 서브 워드 선택 회로(334')를 포함한다.

상기 경우에 서브 워드 선택 회로(331')에는 서브 워드 디코드 신호(X1N2N), 리던던시 선택 신호(RS30) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE30n 및 SWE40n)를 출력한다.

서브 워드 선택 회로(332')에는 서브 워드 디코드 신호(X1T2N), 리던던시 선택 신호(RS31) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE31n 및 SWE41n)를 출력한다.

서브 워드 선택 회로(333')에는 서브 워드 디코드 신호(X1N2T), 리던던시 선택 신호(RS32) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호(SWE32n 및 SWE42n)를 출력하다.

서브 워드 선택 회로(334')에는 서브 워드 디코드 신호(X1T2T), 리던던시 선택 신호(RS33) 및 공통 입력 신호가 입력되어, 서브 워드 선택 신호 (SWE33n 및 SWE43n)를 출력하다.

더욱이, 서브 워드 선택 회로 블록은 제1의 실시예에서 설명되고 도 17에 도시된 회로와 동일 구성인 서브 워드 선택 회로(321∼324)로 더 구성된다.

상기 경우에, 전술한 서브 워드 선택 회로(301'∼304' 및 331'∼334')는 도 21에 도시된 서브 워드 선택 회로로 구성된다.

제2의 실시예에 따른 서브 워드 선택 회로 블록(124 및 224)은 서브 워드 선택 신호(118 및 218)가 새롭게 생성되어 도 20에 도시된 블록을 사용하여 서브 워드 드라이버(121e 및 221e)에 출력된다는 점에서 제1의 실시예의 블록과 상이하다.

상기의 구성에 의해, 리던던시 선택 신호(RS00∼RS33) 및 리던던시 비선택 신호(REB0∼REB3)를 공통으로 사용하는 것이 가능하다.

그 결과, 서브 워드 선택 회로 블록(124)에 입력되는 리던던시 선택 신호(RSOO∼RS33)는 제1의 실시예에서는 16개이지만, 제2의 실시예에서는 12개가 된다.

또한, 리던던시 비선택 신호(REB0∼3)는 제1의 실시예에서는 4개이지만, 제2의 실시예에서는 3개로 감소될 수 있다. 그 결과, 레이아웃 면적이 더욱 줄어들 수있다.

비록, 제2의 실시예에서 하나의 리던던시 메인 워드선에 의해 구성된 리던던시 회로의 하나의 유닛에 대한 기술이 이루어졌지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 2개 이상의 리던던시 메인 워드선을 구비한 리던던시 회로의 2 이상의 유닛에 대해 용이하게 적용될 수 있다.

더욱 상세하게는, 복수의 리던던시 메인 워드 드라이버(125 및 225)와 상기 리던던시 메인 워드 드라이버(125 및 225)에 각각 대응하는 복수의 리던던시 회로의 유닛이 제공된다.

상기 구성에 의해, 플레이트(n)의 리던던시 메인 워드 드라이버(125)에는 리던던시 메인 워드 활성 신호(PXR)와 플레이트(n)의 선택 신호(PSn)가 공통으로 입력된다.

플레이트(n+1)의 리던던시 메인 워드 드라이버(225)에는 리던던시 메인 워드 활성 신호(PXR)와 플레이트(n+1)의 선택 신호(PSn+1)가 공통으로 입력된다. 서브 워드 선택 신호(선다발(114∼118) 및 선다발(214∼218))는 대응하는 리던던시 회로에 각각 공통으로 입력된다. 상기 경우에도 치환에 의한 불량칩 구제율이 향상될 수 있다.

전술한 각 실시예의 설명은 일 예로서 128 M싱크로너스 DRAM을 일례로 하고 있지만, 본 발명은 적은 용량, 예컨대 64 M이라도 잘 적용될 수 있고, 장래에 주류가 된다고 생각되는 램버스 DRAM 등에도 적용이 가능하다.

도 22를 참조하면, 제1의 서브 워드 선택 신호선(41) 및 제2의 서브 워드 선택 신호선(41)은 각각의 플레이트의 리던던시 메모리 셀 어레이를 따라 수평 방향으로 교차하도록 연장되고, 다른쪽의 리던던시 서브 워드로 배선된다.

여기서, 제1의 서브 워드 선택 신호선(41)은 플레이트(n)의 서브 워드 선택 회로(124)에 접속되고, 제2의 서브 워드 선택 신호선(41)은 플레이트(n+1)의 서브 워드 선택 회로(224)에 접속된다.

전술한 바와 같이, 인접하는 플레이트(n, n+ 1)의 서브 워드 선택 회로는 각각의 플레이트 사이에서 공통으로 사용된다.

따라서, 하나의 플레이트에 대해 메모리 셀 어레이 내에 배선된 종래의 리던던시 전용의 리던던시 서브 워드 선택 신호 16개, 및 종래의 서브 워드 선택 회로에 특유한 리던던시 서브 워드 선택 회로 16개가 본 실시예에 따르면 완전히 제거될 수 있다.

전술한 바와 같이, 본 발명의 반도체 기억 장치는 서브 워드 선택선의 선택을 전환하는 서브 워드 선택 회로를 플레이트 마다 구비하여, 각각의 서브 워드 선택 회로는 자신이 속하는 플레이트상의 서브 워드 선택선 및 인접하는 다른쪽의 플레이트상에 배치된 리던던시 메모리 셀 어레이의 리던던시 서브 워드 선택선을 선택하는 선택 수단을 갖기 때문에, 인접하는 플레이트(n, n+1)의 서브 워드 선택 회로를 이들 플레이트 사이에서 공통으로 사용함으로써, 하나의 플레이트에 대해 메모리 셀 어레이내에 배선된 종래의 리던던시 전용의 리던던시 서브 워드 선택 신호16개와, 종래의 서브 워드 선택 회로에 특유한 리던던시 서브 워드 선택 회로 16개를 모두 제거할 수 있다.

본 발명은 여러 실시예와 관련하여 기술되었지만, 여러 방법으로 본 발명을 실행할 수 있다는 것은 당업자에게는 당연할 것이다.

Claims

반도체 기억 장치에 있어서,

반도체 기판상에 배치되는 다수의 뱅크와,

다수의 플레이트와,

상기 플레이트상에 배치되는 다수의 메모리 어레이군과,

결함있는 메모리 셀을 포함하는 메모리 셀 어레이를 치환하며 플레이트 마다 배치되는 리던던시 메모리 셀 어레이군, 및

플레이트 마다 서브 워드 선택선을 전환하는 서브 워드 선택 회로를 포함하고,

각각의 상기 서브 워드 선택 회로는 자신이 속하는 플레이트상의 서브 워드 선택선, 및 인접한 다른쪽의 플레이트상에 배치된 상기 리던던시 메모리 셀 어레이의 리던던시 서브 워드 선택선을 선택하는 선택 유닛을 구비하고,

상기 서브 워드 선택선은 서브 워드 드라이버를 사용하여 선택되고, 메모리 셀 어레이 및 리던던시 메모리 셀 어레이의 소정의 리던던시 서브 워드선은 임의의 메인 워드선이 워드선을 선택하는 동안에 로우(row) 디코더에 의해 선택된 이후에 선택되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

뱅크마다 반도체 기판상에 배치되는 다수의 플레이트를 포함하고, 상기 플레이트 각각은,

메모리 셀 어레이군과,

상기 메모리 셀 어레이군의 워드선을 선택하는 서브 워드 드라이버군과,

상기 서브 워드 드라이버군 중의 하나를 선택하는 서브 워드 드라이버 선택 유닛과,

결함있는 메모리 셀을 포함하는 메모리 셀 어레이군을 치환하는 리던던시 메모리 셀 어레이군과,

상기 리던던시 메모리 셀 어레이군의 워드선을 선택하는 리던던시 서브 워드 드라이버군과,

상기 리던던시 서브 워드 드라이버군 중의 하나를 선택하는 리던던시 서브 워드 선택 유닛을 포함하고,

상기 리던던시 서브 워드 선택 유닛은 인접한 상기 플레이트 사이의 서브 워드 선택 유닛을 공통으로 사용하고, 워드선의 선택을 제어하기 위해 하나의 플레이트의 상기 서브 워드 선택 유닛에 의해 생성된 서브 워드 선택 신호가 다른쪽의 플레이트의 리던던시 서브 워드 선택 신호로서 입력되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

뱅크마다 반도체 기판상에 배치되는 제1 및 제2의 플레이트를 포함하고, 각각의 상기 플레이트는,

메모리 셀 어레이군과,

상기 메모리 셀 어레이군의 워드선을 선택하는 서브 워드 드라이버군과,

상기 서브 워드 드라이버군 중의 하나를 선택하는 서브 워드 드라이버 선택 유닛과,

결함있는 메모리 셀을 포함하는 메모리 셀 어레이군을 치환하는 리던던시 메모리 셀 어레이군과,

상기 리던던시 메모리 셀 어레이군의 워드선을 선택하는 리던던시 서브 워드 드라이버군과,

상기 리던던시 서브 워드 드라이버군 중의 하나를 선택하는 리던던시 서브 워드 선택 유닛을 포함하고,

상기 서브 워드 선택 유닛과 상기 리던던시 서브 워드 선택 유닛 양쪽 모두는 상기 서브 워드 선택 유닛에 의해서만 공통으로 사용되고,

상기 플레이트 사이에서 공통으로 사용된 상기 서브 워드 선택 유닛은 상기 제1의 플레이트와 상기 제2의 플레이트 사이에서 공통으로 사용되고,

상기 제1의 플레이트와 상기 제2의 플레이트 사이에서의 공통적인 사용은 상기 제1 및 상기 제2의 플레이트의 리던던시 서브 워드 선택선을 서로 다른쪽의 플레이트내에서 공통으로 사용하는 상기 서브 워드 선택 유닛에 의해 실행되는 것을 특징으로 하는 반도체 기억 장치.
제1 내지 3항 중 어느 한 항에 있어서,

각각의 플레이트에 대해 제공되는 다수의 리던던시 메인 워드선 및 상기 리던던시 메모리 셀 어레이군의 다수의 로우와,

상기 리던던시 메모리 셀 어레이의 다수의 상기 리던던시 서브 워드 선택선을 선택하는 선택 유닛을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 선택 유닛에는 선택 조건 신호로서 제1의 플레이트의 적어도 하나의 선택 신호와 제2의 플레이트의 선택 신호의 논리합이 입력되고,

신호 접속은 인접한 플레이트 사이에서 실행되고,

하나의 플레이트는 상기 제1의 플레이트의 선택 신호를 상기 제1의 플레이트의 선택 신호 단자에 접속하고, 다른쪽의 플레이트는 상기 다른쪽의 플레이트의 선택 신호 단자에 접속하고,

상기 하나의 플레이트는 상기 제2의 플레이트의 선택 신호를 상기 제2의 플레이트의 선택 신호 단자에 접속하고, 상기 다른쪽의 플레이트는 상기 제1의 단자의 선택 신호 단자에 접속하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 제1의 플레이트는 회로 구조가 상기 제2의 플레이트와 동일하고,

리던던시 메모리 셀을 치환하는 경우에, 상기 제1의 플레이트에 입력된 상기 제1의 플레이트의 선택 신호는 활성 상태가 되고, 상기 제2의 플레이트의 선택 신호는 비활성 상태가 되는 것을 특징으로 하는 반도체 기억 장치.
제 6항에 있어서,

상기 선택 유닛은 서브 워드 디코드 신호가 입력된 제1의 CMOS 인버터를 포함하고,

상기 제1의 플레이트의 선택 신호가 입력된 제1의 N-채널 MOS 트랜지스터, 리던던시 비선택 신호가 입력된 제2의 N-채널 MOS 트랜지스터, 및 서브 워드 디코드 신호가 입력된 제3의 N-채널 MOS 트랜지스터들이 상기 인버터의 N-채널 MOS 트랜지스터의 소스와 접지 전위 사이에서 직렬로 접속되는 제1의 직렬 접속체와,

상기 제2의 플레이트의 선택 신호가 입력된 제 4의 N-채널 MOS 트랜지스터, 및 리던던시 선택 신호가 입력된 제 5의 N-채널 MOS 트랜지스터들이 상기 제1의 직렬 접속체에 병렬로 접속되는 제2의 직렬 접속체를 포함하고,

상기 제1의 CMOS 인버터의 출력은 제1의 P-채널 MOS 트랜지스터에 의해 풀업되며 상기 제2의 CMOS 인버터에 공급되어, 제1의 서브 워드선 선택 신호로서의 출력을 생성하고,

상기 출력은 상기 P-채널 MOS 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 반도체 기억 장치.
제 7항에 있어서,

상기 제1의 플레이트의 서브 워드 드라이버의 제1의 로우 및 상기 제2의 플레이트의 리던던시 서브 워드 드라이버의 제1의 로우에 공급된 제1의 서브 워드 선택 신호와,

상기 제2의 플레이트의 서브 워드 드라이버의 제1의 로우 및 상기 제1의 플레이트의 리던던시 서브 워드 드라이버의 제1의 로우에 공급된 제2의 서브 워드 선택 신호는 서브 워드 드라이버의 제1의 로우의 서브 워드 선택 신호와 동일한 신호선상에 있는 것을 특징으로 하는 반도체 기억 장치.
제 7항에 있어서,

제1의 로우의 서브 워드 드라이버로부터 플레이트 각각의 제n번째 로우까지의 상기 서브 워드 선택 신호는 별개의 서브 워드 드라이버에 대응하는 서로 다른 신호선상에 있는 것을 특징으로 하는 반도체 기억 장치.
제 7항에 있어서,

서브 워드 디코드 신호로서 동작하는 제1의 하위 어드레스 신호의 2비트의 조합에 기인한 서브 워드 선택 신호는 상기 제1의 플레이트의 선택 신호, 상기 제2의 플레이트의 선택 신호, 상기 리던던시 선택 신호, 상기 리던던시 비선택 신호, 및 제2 및 제3의 서브 워드 디코드 신호를 서브 워드 선택 회로 각각에 공통으로 입력함으로써 전환되고,

비트선 쌍 중의 반전 비트선에 대응하는 워드 선택, 및 하나의 서브 워드 선택 회로로부터의 정회전 비트선에 대응하는 워드 선택을 실행하기 위한 두가지의서브 워드 선택 신호는 서브 워드 선택 제어 회로의 출력선의 수를 줄이기 위해 생성되는 것을 특징으로 하는 반도체 기억 장치.
제 7항에 있어서

상기 서브 워드 선택 회로는 다수의 상기 선택 유닛을 구비하고, 제1, 제2 및 제3의 하위 어드레스 신호 중 상기 제2 및 제3의 어드레스 신호를 기초로 하여 디코딩함으로써 얻어진 서브 워드 디코드 신호와, 소정의 리던던시 서브 워드선을 선택하기 위한 리던던시 선택 신호와, 서브 워드선을 비선택하기 위한 리던던시 비선택 신호, 상기 제1의 하위 어드레스 신호의 극성 반전 신호 또는 정회전 신호, 제1의 플레이트 선택 신호, 및 제2의 플레이트 선택 신호로 이루어진 공통 입력 신호가 입력되고,

상기 서브 워드 선택 회로는 다수의 선택 유닛을 하나의 군(group)으로 한 다수의 군을 구비하고, 각각의 상기 선택 유닛은 하나의 출력마다 정회전 비트 또는 반전 비트에 따라 비트선 쌍 중 정회전선 또는 반전선에 대응하는 서브 워드선을 지정하는 것을 특징으로 하는 반도체 기억 장치.
제 7항에 있어서,

상기 선택 유닛은 상기 제1의 CMOS 인버터의 소스와 전원 전위 사이에서 서브 워드 디코드 신호의 극성 반전 신호가 입력된 제3의 CMOS 인버터를 포함하고,

상기 인버터의 출력은 제2의 P-채널 트랜지스터를 경유하여 상기 전원 전위까지 풀업되며 상기 제3의 인버터에 공급되고,

상기 제3의 MOS 인버터의 출력은 제2의 서브 워드 선택 신호로서 생성되고,

상기 출력은 제2의 P-채널 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 서브 워드 선택 회로는 다수의 선택 유닛을 구비하고, 제1, 제2 및 제3의 하위 어드레스 신호 중 제2 및 제3의 어드레스 신호에 기초하여 디코딩함으로써 얻어진 서브 워드 디코드 신호와, 소정의 리던던시 서브 워드선을 선택하기 위한 리던던시 선택 신호와, 서브 워드선을 비선택하기 위한 리던던시 비선택 신호, 상기 제1의 하위 어드레스 신호의 극성 반전 신호 또는 정회전 신호, 상기 제1의 플레이트 선택 신호, 및 제2의 플레이트 선택 신호로 구성된 공통 입력 신호가 입력되고,

상기 서브 워드 선택 회로는 다수의 선택 유닛을 하나의 군으로 한 다수의 군을 구비하고, 각각의 선택 유닛은 하나의 출력마다 비트선 쌍 중 정회전선에 대응하는 서브 워드선을 지정하는 신호, 및 반전 비트선에 대응하는 서브 워드선을 지정하는 신호를 구비하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

제1의 플레이트에 분할 배치된 제1의 메모리 셀 어레이군 및 제1의 리던던시메모리 셀 어레이군과,

상기 제1의 플레이트에 인접한 제2의 플레이트에 분할 배치된 제2의 메모리 셀 어레이군 및 제2의 리던던시 메모리 셀 어레이군과,

상기 제1의 플레이트에 대응하는 제1의 서브 워드 선택 회로와,

상기 제2의 플레이트에 대응하는 제2의 서브 워드 선택 회로와,

상기 제1의 서브 워드 선택 회로에 접속되는 제1의 서브 워드 선택 신호선과,

상기 제2의 서브 워드 선택 회로에 접속되는 제2의 서브 워드 선택 신호선을 포함하고,

상기 제1 및 제2의 서브 워드 선택 신호선은 평행 방향으로 연장되도록 각각의 플레이트의 리던던시 메모리 셀 어레이를 교차하고, 다른쪽의 리던던시 서브 워드 드라이버에 배선되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치의 리던던시 회로 치환 방법에 있어서,

메모리 셀 어레이를 다수의 메모리 블록으로 분할하는 단계와,

상기 메모리 블록을 다수의 플레이트에서 군화(grouping)하는 단계와,

각각의 플레이트에 대해 리던던시 메모리 블록을 배치하는 단계와,

워드 선택을 실행하기 위해 상기 메모리 블록 및 상기 리던던시 메모리 블록에 따라 서브 워드 드라이버 또는 리던던시 서브 워드 드라이버를 배치하는 단계와,

상기 메모리 블록이 결함있는 메모리 셀을 포함하는 경우의 상기 메모리 블록을 선택하는 단계와,

상기 리던던시 메모리 블록을 치환하는 단계를 포함하고,

결함있는 셀을 포함하는 상기 플레이트의 상기 리던던시 서브 워드는 인접한 플레이트의 서브 워드 선택 회로에 의해 생성된 서브 워드 선택 신호를 사용하여 서로 선택되고,

상기 서브 워드 선택 회로는 리던던시 메모리 블록을 치환하기 위해 플레이트 사이에서 공통으로 사용되는 것을 특징으로 하는 리던던시 회로 치환 방법.