KR100410812B1 - 반도체장치의제조방법 - Google Patents

Abstract

본 발명은 DLM구조를 갖는 반도체장치의 다이렉트 패드 식각공정을 가능하게 하기 위한 것으로, 반도체장치의 패드 형성을 위한 절연층의 식각공정시 노출되는 소정의 도전층 양측 상부에 금속패드가 형성된 것을 특징으로 하는 반도체장치와, 이를 형성하기 위한 방법으로서, 반도체기판상에 도전층을 형성하는 단계와, 상기 도전층 상부에 절연층을 형성하는 단계, 기판 소정영역에 제1층 금속배선을 형성하는 단계, 기판전면에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 도전층 및 제1층 금속배선을 노출시키는 단계, 제2층 금속막을 기판 전면에 형성하는 단계, 상기 제2층 금속막을 소정패턴으로 패터닝하여 기판 소정영역에 제2층 금속배선을 형성함과 동시에 금속패드를 형성하는 단계, 기판 전면에 패시베이션막을 형성하는 단계, 상기 패시베이션막 상부에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 식각하여 상기 도전층부위를 노출시키는 보호막패턴을 형성하는 단계, 및 상기 보호막패턴을 마스크로 이용하여 노출된 상기 패시베이션막 및 그 하부의 절연층들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 DLM(double level metal)구조를 갖는 반도체장치의 다이렉트 패드 식각공정(direct pad etch process)에 적합하도록 한 반도체 소자의 제조방법에 관한 것이다.

기존의 반도체장치 제조공정중, 배선공정이후의 공정으로서 패시베이션막을 형성하고 이를 소정의 패드마스크를 이용하여 선택적으로 식각하여 패드부위를 노출시킨 후, 전면에 보호막을 형성하고 이를 소정패턴으로 패터닝하는 공정이 행해졌다. 이와 같이 여러 단계에 걸쳐 수행되는 일련의 공정을 보다 단순화시키기 위해 패드마스크 공정없이 보호막패턴을 이용하여 직접적으로 패드부위를 식각하는 다이렉트 패드 식각공정(direct pad etch process)이 제안되었다.

그러나 종래의 반도체소자구조에서 다이렉트 패드 식각공정을 행하기 위해서는 퓨즈라인(fuse line)의 디자인을 변경해야 했다. 제1도를 참조하여 종래의 다이렉트패드 식각공정을 설명하면 다음과 같다. 제1도는 종래의 반도체소자에 있어서의 퓨즈박스부분을 도시한 것으로, 퓨즈라인(1)이 형성된 기판(100)상에 층간절연막(4,5,6)을 형성하고 이위에 패시베이션막(8)을 형성한 후, 보호막(9)을 형성하고 이를 소정패턴으로 패터닝한 다음, 이 보호막패턴을 마스크로 이용하여 노출된 패시베이션막(8) 부분을 식각하여 퓨즈라인(1)을 노출시킨다.

보호막은 보통 12-14㎛ 두께로 도포하고 노광하여 형성한다. 그러므로 현재 4㎛의 퓨즈박스 패턴으로는 보호막패턴의 해상도(resolution)를 얻어낼 수 없다. 특히 퓨즈박스가 연이어 있는 지역은 수십㎛의 크기가 변경되어야 원하는 해상도를 얻을 수 있다.

따라서 보호막패턴(9)을 이용하여 다이렉트 패드 식각을 하기 위해서는 퓨즈라인(1)의 크기를 증가시켜야 했다. 이때문에 어떤 소자는 소자전체의 디자인을 완전히 변경할 필요가 생기게 되고, 때에 따라서는 다이(die)의 크기가 커지게 되는 문제가 발생하였다.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 다이렉트 패드 식각공정을 수행하기에 적합한 반도체소자구조 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체장치는 반도체장치의 패드 형성을 위한 절연층의 식각공정시 노출되는 소정의 도전층 양측 상부에 금속패드가 형성된 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판상에 도전층을 형성하는 단계와, 상기 도전층 상부에 절연층을 형성하는 단계, 기판 소정영역에 제1층 금속배선을 형성하는 단계, 기판전면에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 도전층 및 제1층 금속배선을 노출시키는 단계, 제2층 금속막을 기판 전면에 형성하는 단계, 상기 제2층 금속막을 소정패턴으로 패터닝하여 기판 소정영역에 제2층 금속배선을 형성함과 동시에 금속패드를 형성하는 단계, 기판 전면에 패시베이션막을 형성하는 단계, 상기 패시베이션막 상부에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 식각하여 상기 도전층부위를 노출시키는 보호막패턴을 형성하는 단계, 및 상기 보호막패턴을 마스크로 이용하여 노출된 상기 패시베이션막 및 그 하부의 절연층들을 식각하는단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명은 금속이 산화막이나 질화막 식각시 제거되지 않는 점을 이용하여 금속패드를 형성한 후, 이위에 패시베이션막을 형성한 다음 보호막패턴을 형성하고 이를 이용하여 패드 식각을 행하는 것으로, 패드 식각시 금속패드는 식각되지 않고 나머지 부분의 산화막등의 절연막이 제거되어 퓨즈박스가 노출되도록 한 것이다.

한편, 상기 보호막은 감광막과 같은 유기물질로 형성되는데 이와 같은 물질로 형성되는 보호막패턴은 일반적인 포토레지스트와는 달리 큐어링(curing)후 40-60°사이의 각도를 갖는 프로파일이 형성되므로 이러한 프로파일로 인해 측벽이 패드식각시 손상을 받을 수 있다. 이에 따라 본 발명은 상기와 같이 소정각도의 프로파일을 갖는 보호막패턴이 형성되는 부분에도 금속패드를 형성하여 패드 식각시 식각되지 않는 금속패드가 배리어(barrier) 역할을 하도록 하여 패드 식각시의 공정 마진을 향상시키도록 한 것이다.

상기 금속패드는 DLM공정에서의 제2층 금속막을 이용하여 형성하는바, 종래의 제2층 금속막은 셀영역과 주변회로영역의 도선 역할을 하는 부분과 외부 도선과 연결하기 위한 패드 및 기타 패턴(직접 도선으로 작용하는 것이 아닌 검사 및 얼라인용 마크)을 형성하는데 사용되었다. 본 발명은 제2층 금속막을 이용하여 기존의 제2층 금속막패턴이 형성되지 않은 퓨즈박스 영역과 스크라이브 라인(scribe line) 끝쪽에 금속패드를 형성한다.

제2도는 퓨즈박스 영역을 도시한 단면도로서, 폴리실리콘패드(3)를 사용한MST(metal spacer technology)에 의한 소자구조를 나타낸 것이다. 먼저, 제2A도에 도시된 바와 같이 반도체기판(100)상에 퓨즈라인(1)을 형성하고, 이위에 절연층을 개재하여 폴리실리콘패드(3)를 형성한 후, 절연층으로서, 예컨대 산화막(4)을 형성한다. 이어서 도시하지 않았으나, 제1층 금속막을 형성하고 이를 소정패턴으로 패터닝하여 소정영역에 제1층 금속배선을 형성한다. 이어서 기판전면에 층간절연막으로서, 예컨대 SOG(spin on glass)(5) 및 BPSG(borophospho-silicate glass)(6)등을 형성한 후, 이를 선택적으로 식각하여 기판 소정영역에 형성된 상기 제1층 금속배선(도시하지 않음)을 노출시킴과 동시에 제2A도에 도시된 바와 같이 퓨즈라인(1) 상부의 폴리실리콘패드(3) 부위를 노출시킨다.

다음에 제2층 금속막을 기판 전면에 형성한 후, 사진식각공정을 통해 소정패턴으로 패터닝하여 기판 소정영역에 제2층 금속배선을 형성함과 동시에 제2A도에 도시된 바와 같이 퓨즈라인(1) 상부의 소정영역, 즉, 퓨즈박스 영역의 층간절연막 측면부위에 금속패드(7)를 형성한다. 이어서 기판 전면에 패시베이션막(8)을 형성하고, 이위에 보호막(9)을 형성한 후, 이를 소정패턴으로 패터닝한다. 다음에 상기 보호막패턴(9)을 마스크로 이용하여 식각을 행하면 제2B도에 도시된 바와 같이 금속패드(7)는 식각되지 않고 노출된 패시베이션막(8)과 폴리실리콘패드(3) 및 절연막등만이 식각되어 퓨즈라인(1)을 노출시키기 된다. 이때, 제2A도에 도시된 바와 같이 보호막패턴(9)의 해상력(resolution) A보다 훨씬 작은 B의 크기로 패드부위가 정의되게 된다. 따라서 종래와 같이 퓨즈라인 크기를 증가시키지 않아도 다이렉트 패드식각이 가능하게 된다.

제3도는 이중 퓨즈박스를 갖는 반도체소자구조를 도시한 것으로, 상기 제2도의 단일 퓨즈박스가 반복되는 형태이나, 퓨즈박스와 퓨즈박스 사이의 층간절연막패턴 전면에 금속패드(7)를 형성함으로써 이 부분에는 보호막패턴(9)을 형성할 필요가 없게 된다. 즉, 양쪽 퓨즈박스의 양단부분에만 보호막패턴(9)을 형성한 후, 식각공정을 행하면 제3B도에 도시된 바와 같이 금속패드(7)는 식각되지 않고 노출된 패시베이션막(8)과 폴리실리콘패드(3) 및 절연막등만이 식각되어 퓨즈라인(1)을 노출시키기 된다. 이때, 제3A도에 도시된 바와 같이 제2도의 경우보다도 더 큰 보호막패턴(9)의 해상력(resolution) A'로 훨씬 작은 B의 크기를 정의할 수 있다. 따라서 종래와 같이 퓨즈라인 크기를 증가시키지 않아도 다이렉트 패드식각이 가능하게 된다. 한편, 제3도는 이중 퓨즈박스구조의 경우를 나타내었으나, 2개 이상의 퓨즈박스가 있는 멀티 퓨즈박스구조에도 본 발명을 적용할 수 있다.

제4도는 스크라이브 라인 영역을 도시한 단면도이다. 제4도에 도시된 바와 같이 보호막패턴의 경사진 프로파일로 인해 패드 식각시 D의 방향으로 손상을 받을 수 있다. 이를 방지하기 위해 보호막패턴(9)의 경사진 측면부위에 상술한 바와 같이 제2층 금속막을 이용하여 금속패드(7)를 형성한다. 이때, 금속패드(7)는 제2도 및 제3도에서와 마찬가지로 패시베이션막 형성전에 형성한다. 이와 같이 금속패드(7)를 형성하여 패드에치시 금속패드(7)가 식각 배리어 역할을 하도록 함으로써 안정된 공정이 수행될 수 있게 된다.

제5도는 퓨즈박스와 금속패드 및 보호막패턴의 레이아웃을 도시한 것이다. 제5A도는 제2A도의 단일 퓨즈박스구조의 경우를 나타낸 것으로, 참조부호 10은 퓨즈라인, 50은 퓨즈박스, 70의 빗금친 부분은 금속패드, 그리고 90은 보호막패턴을 각각 나타낸다. 제5B도 및 제5C도는 각각 제2B도의 이중 퓨즈박스구조와 제2C도의 스크라이브 라인영역을 나타낸 것으로, 제5A도와 동일한 부분은 동일한 참조부호를 붙여 그 설명은 생략하기로 한다. 제5C도의 참조부호 60은 스크라이브 라인을 나타낸다.

상기 본 발명에 의한 금속패드는 제2층 금속배선 형성을 위한 마스크를 변경하는 것만으로 형성할 수 있다. 즉, 제2층 금속배선외에 상기 금속패드패턴을 함께 마스크상에 디자인함으로써 별도의 추가되는 공정없이 기존의 공정을 그대로 이용하여 패드 식각공정을 행할 수 있다.

이상 상술한 바와 같이 본 발명의 의하면, 제2층 금속배선 마스크의 디자인 변경으로 얻어진 금속패드를 이용함으로써 퓨즈라인의 레이아웃 변경없이 다이렉트 패드 식각공정이 가능하게 되며, 이와 같이 다이렉트 패드 식각공정이 가능하게 됨에 따라 공정 단계를 단축시킬 수 있게 된다. 또한, 스크라이브 라인영역에 금속패드를 보강함으로써 패드 식각시 공정 마진을 충분히 확보할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

제1도는 종래 반도체장치의 퓨즈박스 영역을 도시한 단면구조도이고,

제2도는 본 발명에 의한 단일 형태의 퓨즈박스구조를 갖는 반도체장치의 단면구조도이고,

제3도는 본 발명에 의한 이중 형태의 퓨즈박스구조를 갖는 반도체장치의 단면구조도이고,

제4도는 본 발명에 의한 반도체장치의 스크라이브 라인 영역을 도시한 단면구조도이고,

제5도는 본 발명에 의한 금속패드 및 보호막패턴 레이아웃을 도시한 것이다.

*도면의 주요부분에 대한 부호의 설명*

1.퓨즈라인 2.절연층

3.폴리실리콘패드 4.절연층

5,6.층간절연막 7.금속패드

8.패시베이션막 9.보호막

Claims (10)

1. 반도체기판상에 도전층을 형성하는 단계와,

   상기 도전층 상부에 절연층을 형성하는 단계,

   기판 소정영역에 제1층 금속배선을 형성하는 단계,

   기판전면에 층간절연막을 형성하는 단계,

   상기 층간절연막을 선택적으로 식각하여 상기 도전층 및 제1층 금속배선을 노출시키는 단계,

   제2층 금속막을 기판 전면에 형성하는 단계,

   상기 제2층 금속막을 소정패턴으로 패터닝하여 기판 소정영역에 제2층 금속배선을 형성함과 동시에 금속패드를 형성하는 단계,

   기판 전면에 패시베이션막을 형성하는 단계,

   상기 패시베이션막 상부에 보호막을 형성하는 단계,

   상기 보호막을 선택적으로 식각하여 상기 도전층부위를 노출시키는 보호막패턴을 형성하는 단계, 및

   상기 보호막패턴을 마스크로 이용하여 노출된 상기 패시베이션막 및 그 하부의 절연층들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
2. 제1항에 있어서, 상기 도전층은 퓨즈라인임을 특징으로 하는 반도체장치 제조방법.
3. 제2항에 있어서, 상기 퓨즈라인은 단일 형태의 퓨즈라인인 것을 특징으로 하는 반도체장치 제조방법.
4. 제1항에 있어서, 상기 퓨즈라인은 적어도 2개이상의 멀티 퓨즈라인 형태인 것을 특징으로 하는 반도체장치 제조방법.
5. 제1항에 있어서, 상기 금속패드는 상기 도전층상의 상기 절연층 및 층간절연막의 식각된 측면부위에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
6. 제1항 및 제4항중 어느 한 항에 있어서, 상기 도전층이 멀티 퓨즈라인형태일 경우, 상기 금속패드를 인접한 퓨즈라인과 퓨즈라인 사이의 상기 식각된 절연층 전면에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
7. 제1항에 있어서, 상기 금속패드는 상기 보호막패턴의 측면 하부의 단차 영역에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
8. 제7항에 있어서, 상기 보호막패턴이 경사진 측면을 갖는 것을 특징으로 하는 반도체장치 제조방법.
9. 제1항에 있어서, 상기 금속패드는 반도체장치의 스크라이브 라인 지역에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
10. 제1항에 있어서, 상기 보호막패턴을 마스크로 이용하여 노출된 상기 패시베이션막 및 그 하부의 절연층들을 식각하는 단계에서 상기 금속패드가 식각 배리어 역할을 하는 것을 특징으로 하는 반도체장치 제조방법.