KR100405936B1 - 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법 - Google Patents
선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 230000000873 masking effect Effects 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법에 관한 것으로서, 이 방법은 반도체 기판에 도전체 패턴 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 도전 라인을 형성하고, 결과물에서 랜딩 플러그가 형성될 부분을 마스킹하는 제 1마스크 패턴을 형성한 후에 제 1마스크 패턴에 의해 개방된 부분의 도전 라인 사이에 선택적 에피택셜 성장 공정으로 갭필 절연막을 형성하고, 제 1마스크 패턴을 제거하고 랜딩 플러그가 형성될 부분이 개방되는 역반전 제 2마스크 패턴을 형성한 후에 제 2마스크 패턴에 의해 개방된 부분에 선택적 에피택셜 성장 공정으로 도전막을 형성하여 도전 라인 사이에 랜딩 플러그를 형성하고나서 제 2마스크 패턴을 제거한다. 그러므로, 본 발명은 랜딩 플러그 영역을 확보하기 위한 SAC 식각 공정을 생략할 수 있으며 갭필 절연막을 선택적 에피택셜 성장 공정으로 형성하기 때문에 갭필막의 매립시 보이드의 형성을 막는다. 또한 본 발명은 갭필 절연막 및 랜딩 플러그용 도전막의 평탄화 공정을 생략할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체소자에서 선택적 에피택셜 성장을 이용하여 반도체 장치의 랜딩 플러그를 제조하는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인 또는 비트라인 사이의 콘택/플러그 마진(margin)이 점차 작아지고 있다. 이러한 콘택 마진을 높이기 위한 방안으로서, 널리 알려진 자기정렬 콘택(Self-Aligned Contact: 이하 SAC라 함) 제조 기술이 있다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이와 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화된 반도체장치의 실현에 적합한 방법으로 사용된다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 장치의 랜딩 플러그 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 종래 EM-SAC(Enlarged margin SAC)방식에 의한 워드 라인의 랜딩 플러그 제조 방법은 다음과 같다.
먼저 도 1a에 도시된 바와 같이, 반도체 기판(10)에 소자 분리막(미도시됨)을 형성하고, 반도체 기판(10) 상부에 게이트 산화막(12)과 워드 라인을 형성한다. 이때, 워드 라인은 도프트 폴리실리콘(14)과, 금속 또는 실리사이드(16)와, 하드마스크(18) 및 스페이서(20)를 형성한다. 그리고 워드 라인 전체에 식각 배리어막 (22)을 추가 형성한다. 한편 도면에 도시되지 않았지만, 반도체 기판(10)내에 소오스/드레인 영역을 형성하여 트랜지스터를 제조한다.
도 1b에 도시된 바와 같이, 상기 결과물 전면에 워드 라인용 갭필 절연막(24)을 증착하고, 도 1c에 도시된 바와 같이 열공정에 의한 절연막의 플로우 (flow) 또는 화학적기계적연마 공정(Chemical Mecahnical Polishing)을 갭필 절연막(24) 표면을 평탄화한다.
그 다음 도 1d에 도시된 바와 같이, 평탄화된 갭필 절연막(24) 상부에 랜딩 플러그용 'T' 마스크 패턴(미도시됨)을 형성하고 마스크 패턴에 의해 드러난 갭필 절연막(24)과 식각 배리어막(22)을 셀프얼라인형태로 식각해서 랜딩 플러그의 개구 영역(26)을 형성한다. 이때, 하드 마스크(18) 및 스페이서(20)에서 식각 손상이 발생할 수 있다.
계속해서 도 1e에 도시된 바와 같이, 상기 결과물의 개구 영역에 도전막으로서 도프트 폴리실리콘(28)을 증착하여 매립한다.
이어서 도 1f에 도시된 바와 같이, 도프트 폴리실리콘(28)을 화학적기계적연마 공정으로 평탄화하여 워드 라인 사이에 소오스/드레인 영역과 연결된 랜딩 플러그(28')를 형성한다. 상기 평탄화 공정시 워드 라인의 하드 마스크(18)를 식각 정지로 삼아 진행한다.
그러나, 종래 기술의 랜딩 플러그 제조 방법은 고집적 반도체의 디자인 룰에 따라 플러그의 개구 영역이 높은 에스펙트 비율(aspect ratio)을 갖기 때문에 SAC식각 공정시 워드 라인의 하드 마스크와 스페이서가 과도하게 식각되어 워드 라인 사이를 절연시키는데 문제점이 있었다. 그리고 SAC 구조에서 워드 라인의 선폭이 매우 작기 때문에 갭필 절연막을 매립하는데 보이드(void)가 형성될 경우 인접한 트랜지스터에 대해 쇼트가 발생하게 된다.
또한 종래 기술에서는 워드 라인 사이를 갭필하는 절연막의 제조 공정시 절연막의 플로우 또는 화학적기계적연마 공정으로 평탄화를 진행하고, 랜딩 플러그용 도전막의 증착 후에도 평탄화 공정을 진행해야하기 때문에 제조 공정이 다소 복잡해지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 워드 라인을 형성한 후에 랜딩 플러그가 형성될 부위가 마스킹된 패턴을 이용하여 갭필 절연막을 형성하고 역반전 마스크 패턴을 이용하여 도전막을 형성함으로써 EM-SAC 공정 중에 요구되는 랜딩 플러그 영역을 확보하기 위한 식각 공정을 생략할 수 있으며 갭필 절연막 및 도전막의 평탄화 공정을 생략할 수 있어 제조 공정의 단순화와 수율을 향상시킬 수 있는 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 장치의 랜딩 플러그 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 랜딩 플러그 제조 방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 게이트 산화막
104 : 도프트 폴리실리콘 106 : 금속 또는 실리사이드
106a : 워드 라인 108 : 하드 마스크
110 : 스페이서 112 : 워드 라인 사이의 공간
114 : 제 1마스크 패턴 116 : 갭필 절연막
118 : 제 2마스크 패턴 122 : 랜딩 플러그용 도전막
122a : 랜딩 플러그
상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자의 랜딩 플러그를 형성하는 방법에 있어서, 반도체 기판에 도전체 패턴 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 도전 라인을 형성하는 단계와, 결과물에서 랜딩 플러그가 형성될 부분을 마스킹하는 제 1마스크 패턴을 형성한 후에 제 1마스크 패턴에 의해 개방된 부분의 도전 라인 사이에 갭필 절연막을 형성하는 단계와, 제 1마스크 패턴을 제거하고 랜딩 플러그가 형성될 부분이 개방되는 제 2마스크 패턴을 형성한 후에 제 2마스크 패턴에 의해 개방된 부분에 도전막을 형성하여 도전 라인 사이에 랜딩 플러그를 형성하는 단계와, 제 2마스크 패턴을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 랜딩 플러그 제조 방법을 설명하기 위한 공정 순서도이다. 도 2a 및 도 2g는 본 발명에 따라 제조된 반도체 장치의 수직 단면도이며 도 2b 내지 도 2f는 그 평면도이다. 이러한 도면들을 참조하면 본 발명의 EM-SAC방식에 의한 워드 라인의 랜딩 플러그 제조 방법은 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(100)에 소자 분리막(미도시됨)을 형성하고, 반도체 기판(100) 상부에 게이트 산화막(102)과 워드 라인을 형성한다. 이때, 워드 라인은 도프트 폴리실리콘(104)과, 금속 또는 실리사이드(106)와, 하드 마스크(108) 및 스페이서(110)를 형성한다. 그리고 도면에 도시되지 않았지만, 반도체 기판(100)내에 소오스/드레인 영역을 형성하여 트랜지스터를 완성한다.
이어서 도 2c에 도시된 바와 같이, 결과물에서 랜딩 플러그가 형성될 부분을 마스킹하는 'T'형 제 1마스크 패턴(114)을 형성한다. 그리고 도 2d에 도시된 바와 같이, 제 1마스크 패턴(114)에 의해 개방된 부분(112)인 워드 라인(106a) 사이에 갭필 절연막(116)을 형성한다.
본 발명에서 갭필 절연막(116)은 선택적 에피택셜 성장막(Selective Epitaxial Growth layer) 공정으로 형성된다. 갭필 절연막(116)의 성장 두께는 워드 라인(106a)의 절반(50%) 높이부터 워드 라인(106a)의 높이까지로 하거나, 또는 워드 라인(106a)의 절반(50%) 높이부터 하드 마스크(108)의 높이까지로 한다. 혹은 갭필 절연막(116)의 성장 두께는 워드 라인(106a) 또는 하드 마스크(108)의 높이보다 2000Å 더 높을 수도 있다. 이때, 워드 라인(106a)은 도프트 폴리실리콘 (104)과, 금속 또는 실리사이드(106)를 일컫는 것이다.
그 다음 도 2d에 도시된 바와 같이, 제 1마스크 패턴(114)을 제거한다. 그리고 갭필 절연막(116)이 형성된 결과물 상부에 랜딩 플러그가 형성될 부분이 개방되는 역반전용 'T'형 제 2마스크 패턴(118)을 형성한다.
도 2e에 도시된 바와 같이, 제 2마스크 패턴(118)에 의해 개방된 부분, 즉 워드 라인 사이에 도전막(122)을 형성하여 워드 라인 사이에 소오스/드레인 영역과 연결된 랜딩 플러그(122a)를 형성한다.
본 발명에서 랜딩 플러그용 도전막(122)은 선택적 에피택셜 성장막 공정에의해 형성된다. 이때 랜딩 플러그용 도전막(122)의 성장 두께는 워드 라인(106a)의 절반(50%) 높이부터 워드 라인(106a)의 높이까지로 하거나, 또는 워드 라인 (106a)의 절반(50%) 높이부터 하드 마스크(108)의 높이까지로 한다. 혹은 랜딩 플러그용 도전막(122)의 성장 두께는 워드 라인(106a) 또는 하드 마스크(108)의 높이보다 2000Å 더 높을 수도 있다.
그런 다음 도 2f 및 도 2g에 도시된 바와 같이, 제 2마스크 패턴(118)을 제거하면 본 발명에 따라 선택적 에피택셜 성장막 공정으로 워드라인 사이의 갭필 절연막(116)과 랜딩 플러그(122a)를 갖는 반도체 장치가 완성된다.
상기한 바와 같이, 본 발명은 워드 라인을 형성한 후에 랜딩 플러그가 형성될 부위가 마스킹된 패턴을 이용한 선택적 에피택셜 성장 공정으로 갭필 절연막을 형성하고 그리고 랜딩 플러그가 개방된 역반전 마스크 패턴을 이용한 선택적 에피택셜 성장 공정으로 랜딩 플러그용 도전막을 형성한다.
그러므로, 본 발명은 랜딩 플러그 영역을 확보하기 위한 SAC 식각 공정을 생략할 수 있어 종래 SAC 식각 공정시 워드 라인의 하드 마스크와 스페이서가 과도하게 식각되어 발생되는 문제점을 해결하고 갭필 절연막을 선택적 에피택셜 성장 공정으로 형성하기 때문에 갭필막의 매립시 보이드의 형성을 막는다. 또한 본 발명은 종래 기술의 EM-SAC에서 요구하는 갭필 절연막 및 랜딩 플러그용 도전막의 평탄화 공정을 생략할 수 있어 제조 공정의 단순화와 평탄화로 인한 수율 저하를 방지한다.
따라서, 본 발명은 고집적 반도체 장치의 높은 에스팩트 비율을 갖는 랜딩 플러그의 콘택 저항을 높일 수 있으며 워드 라인 사이의 갭필 문제를 향상시켜 반도체 장치의 신뢰성 및 수율을 높일 수 있다.
Claims (7)
- 반도체 메모리 소자의 랜딩 플러그를 형성하는 방법에 있어서,반도체 기판에 도전체 패턴 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 도전 라인을 형성하는 단계;상기 결과물에서 랜딩 플러그가 형성될 부분을 마스킹하는 제 1마스크 패턴을 형성한 후에 상기 제 1마스크 패턴에 의해 개방된 부분의 도전 라인 사이에 갭필 절연막을 형성하는 단계;상기 제 1마스크 패턴을 제거하고 상기 랜딩 플러그가 형성될 부분이 개방되는 제 2마스크 패턴을 형성한 후에 상기 제 2마스크 패턴에 의해 개방된 부분에 도전막을 형성하여 상기 도전 라인 사이에 랜딩 플러그를 형성하는 단계; 및상기 제 2마스크 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조방법.
- 제 1항에 있어서, 상기 갭필 절연막은 선택적 에피택셜 성장막인 것을 특징으로 하는 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
- 제 1항에 있어서, 상기 갭필 절연막의 두께는 상기 도전 라인의 절반 높이부터 상기 도전 라인의 높이 또는 상기 하드 마스크의 높이까지인 것을 특징으로 하는 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
- 제 1항에 있어서, 상기 갭필 절연막의 두께는 상기 도전 라인 또는 상기 하드 마스크의 높이보다 2000Å 더 높도록 하는 것을 특징으로 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
- 제 1항에 있어서, 상기 도전막은 선택적 에피택셜 성장에 의해 형성된 것을 특징으로 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
- 제 1항에 있어서, 상기 도전막의 두께는 상기 도전 라인의 절반 높이부터 상기 도전 라인의 높이 또는 상기 하드 마스크의 높이까지인 것을 특징으로 하는 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
- 제 1항에 있어서, 상기 도전막의 두께는 상기 도전 라인 또는 상기 하드 마스크의 높이보다 2000Å 더 높도록 하는 것을 특징으로 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩 플러그 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086544A KR100405936B1 (ko) | 2001-12-28 | 2001-12-28 | 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086544A KR100405936B1 (ko) | 2001-12-28 | 2001-12-28 | 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030056340A KR20030056340A (ko) | 2003-07-04 |
| KR100405936B1 true KR100405936B1 (ko) | 2003-11-14 |
Family
ID=32214539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0086544A Expired - Fee Related KR100405936B1 (ko) | 2001-12-28 | 2001-12-28 | 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100405936B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811254B1 (ko) | 2005-02-02 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990084959A (ko) * | 1998-05-12 | 1999-12-06 | 윤종용 | 도전 패드 형성 방법 |
| KR20010003681A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의 반도체 메모리장치 제조방법 |
| KR20010063779A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체 소자의 제조 방법 |
| KR20010063761A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 제조방법 |
-
2001
- 2001-12-28 KR KR10-2001-0086544A patent/KR100405936B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990084959A (ko) * | 1998-05-12 | 1999-12-06 | 윤종용 | 도전 패드 형성 방법 |
| KR20010003681A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의 반도체 메모리장치 제조방법 |
| KR20010063779A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체 소자의 제조 방법 |
| KR20010063761A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030056340A (ko) | 2003-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20011228 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20031027 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20031104 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20031105 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20061026 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20071025 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20081027 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20091028 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101025 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |