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KR100404560B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR100404560B1
KR100404560B1 KR10-2001-0000822A KR20010000822A KR100404560B1 KR 100404560 B1 KR100404560 B1 KR 100404560B1 KR 20010000822 A KR20010000822 A KR 20010000822A KR 100404560 B1 KR100404560 B1 KR 100404560B1
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insulating layer
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polysilicon
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윤병문
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삼성전자주식회사
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Abstract

반도체 장치의 제조방법이 개시되어 있다. 콘택홀 또는 개구부를 갖는 산화막 상에 폴리실리콘층을 증착한다. 상기 폴리실리콘층을 에치백하여 상기 콘택홀 또는 개구부의 내부에만 폴리실리콘층을 잔류시킨다. 폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하여 폴리실리콘층의 에치백에 의해 산화막의 표면에 생성된 데미지층을 제거한다. 상기 결과물 상에 절연층을 증착한다. 폴리실리콘층의 에치백 공정 직후 SC-1 세정 공정을 실시하여 하부 절연층의 표면에 생성된 데미지층을 제거한다. 따라서, 폴리실리콘 계열로 이루어진 판성 결함의 형성을 방지하고, 후속하는 HF 세정시 상부 절연층의 측면 언더컷을 최소화할 수 있다.

Description

반도체 장치의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 듀얼 다마신(dual-damascene) 공정을 이용하여 배선과 콘택홀의 매립을 동시에 형성하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치의 배선 구조가 다층화됨에 따라 콘택홀의 어스펙트비(aspect ratio)가 증가하여 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속에 의한 쇼트, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제들을 해결하기 위한 새로운 배선 기술로서, 절연층을 식각하여 트렌치(또는 홀)를 형성한 후 트렌치를 완전히 매립하도록 도전층을 증착하고 절연층 상의 과도한 도전층을 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 방법으로 제거하여 트렌치의 내부에 배선을 형성하는 다마신 공정이 각광받고 있다.
상기 다마신 공정에 의하면, 절연층 내의 트렌치 영역에 배선이 음각으로 형성되며, 주로 라인/스페이스(line and space) 패턴으로 배선을 형성하고 있다. 현재는 비아 홀 또는 콘택홀의 매립과 배선을 동시에 형성하는 듀얼-다마신 공정이 주로 사용되고 있다.
한편, 플래쉬 메모리 장치는 고속으로 전기적 소거가 가능한 EEPROM(electrically-erasable programmable read only memory)의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.
도 1a 내지 도 1e는 종래의 듀얼-다마신 공정을 이용한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 스택형 게이트 구조의 셀 트랜지스터 및 MOS 트랜지스터 구조의 선택 트랜지스터들이 형성되어 있는 반도체 기판(도시하지 않음) 상에 산화막을 증착하여 층간절연층(16)을 형성한다. 사진식각 공정으로 상기 층간절연층(16)을 식각하여 비트라인 콘택홀(18)을 형성한 후, 상기 비트라인 콘택홀(18) 및 층간절연층(16) 상에 도핑된 폴리실리콘층을 증착한다. 이어서, 플라즈마 건식 식각 방법으로 상기 폴리실리콘층을 상기 층간절연층(16)의 표면까지 에치백하여 상기 비트라인 콘택홀(18)의 내부에 비트라인 플러그(20)를 형성한다.
플라즈마 식각 공정에 의하면, 플라즈마 상태에서 가스들이 이온, 전자, 활성 래디칼 등의 여러 가지 형태의 입자들로 해리되어 각기 기판에서 식각하고자 하는 영역의 원자들과 결합하여 새로운 생성물을 만들면서 기판 표면으로부터 제거된다. 이때, 플라즈마 쉬스(sheath) 내에서 전자의 등방성 유동(isotropic flux) 특성과 이온의 지향성 유동(directional flux) 특성에 의해 층간절연층(16)의 표면에 국부적 충전(local charging)이 야기되어 데미지층(damage layer)(21)이 형성된다.
도 1b를 참조하면, 상기 비트라인 플러그(20) 및 층간절연층(16) 상에 실리콘산질화물(SiON)을 플라즈마-증진 화학기상증착(plasma-enhanced chemical vapor deposition; 이하 "PE-CVD"라 한다) 방법으로 증착하여 식각 저지층(22)을 형성한다. 이어서, 상기 식각 저지층(22) 상에 TEOS를 PE-CVD 방법으로 증착하여 비트라인 절연층(24)을 형성한다.
도 1c를 참조하면, 사진식각 공정으로 상기 비트라인 절연층(24) 및 식각 저지층(22)을 식각하여 비트라인 절연층 패턴(25) 및 식각 저지층 패턴(23)을 형성한다. 상기 비트라인 절연층 패턴(25)은 이웃하는 비트라인들을 절연시키는 역할을 하며, 비트라인과 동일한 방향으로 패터닝된다. 즉, 이웃하는 비트라인 절연층 패턴(25) 사이에는 비트라인 배선영역(26)이 정의된다.
도 1d를 참조하면, 사진 공정으로 메모리 셀 외곽의 액티브 영역을 오픈시킨 후, 노출된 층간절연층(16)을 식각하여 금속 콘택홀(28)을 형성한다.
도 1e를 참조하면, 비트라인 플러그(20) 상의 자연 산화막을 제거하기 위해불산(hydrofluoric acid; HF) 용액을 이용한 세정 공정을 진행한 후, 상기 비트라인 플러그(20), 금속 콘택홀(28), 비트라인 절연층 패턴(25) 및 층간절연층(16) 상에 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어진 장벽 금속층(30)을 증착한다. 이어서, 상기 장벽 금속층(30) 상에 상기 비트라인 배선영역(26) 및 금속 콘택홀(28)을 충분히 매립할 수 있을 정도의 두께로 텅스텐층(32)을 증착한다.
이어서, 도시하지는 않았으나, CMP 공정으로 상기 비트라인 절연층 패턴(25)의 표면까지 상기 텅스텐층(32)을 제거하여 상기 비트라인 플러그(20)와 접속되는 비트라인 및 상기 금속 콘택홀(28)을 매립하는 금속 배선층을 형성한다.
상술한 종래 방법에 의하면, 도 1a의 폴리실리콘 에치백을 진행할 때 웨이퍼의 엣지부에서 발생한 판성 결함(도 2에 도시함)이 웨이퍼의 내부로 이동하여 후속하는 사진식각 공정시 불량을 야기한다. 상기 판성 결함은 주로 웨이퍼를 척으로 고정하는 부위와 웨이퍼의 사각(bevel) 부위에서 형성되는데, 폴리실리콘 에치백시 발생하는 판성 결함은 폴리실리콘 계열로 추정된다. 따라서, 이러한 판성 결함이 웨이퍼의 내부에 잔류하면, 후속 공정에서 비트라인 절연층 패턴(25)이 제대로 형성되지 못하거나 금속 콘택홀(28)이 오픈되지 못하는 등의 문제가 발생하게 된다.
또한, 상술한 폴리실리콘 에치백 공정에 의해 상기 층간절연층(16)의 표면에 데미지층(21)이 형성되며, 상기 데미지층(21) 상에 실리콘산질화물로 이루어진 식각 저지층(22)이 바로 적층된다. 따라서, 후속의 장벽 금속층(28)의 증착 전에 실시하는 HF 세정 공정시 상기 식각 저지층 패턴(23)의 하부에 존재하는 데미지층(21)으로 인하여 식각 저지층 패턴(23)과 층간절연층(16) 간의 계면에서식각 저지층 패턴(23)의 측면 언더컷(도 1e의 A 참조)이 가속화된다. 또한, 심할 경우에는 식각 저지층 패턴(23)이 리프팅되어 비트라인 절연층 패턴(25)의 쓰러짐이 발생할 수 있다.
따라서, 본 발명의 제1의 목적은 폴리실리콘층의 에치백 공정에 의해 발생하는 판성 결함 및 상부 절연층의 측면 언더컷 문제를 해결할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 제2의 목적은 듀얼 다마신 공정으로 비트라인과 금속 콘택홀의 매립을 동시에 형성하는 불휘발성 메모리 장치의 제조방법에 있어서, 비트라인 플러그용 폴리실리콘층의 에치백 공정으로 인한 판성 결함 및 상부 절연층의 측면 언더컷 문제를 해결할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 듀얼-다마신 공정을 이용한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 웨이퍼의 엣지부에서 발생된 판성 결함의 평면도이다.
도 3은 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 셀의 레이아웃도이다.
도 4는 도 3에 도시한 NAND형 플래쉬 메모리 셀의 사시도이다.
도 5a 내지 도 5h는 도 3의 BB'선에 따른 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 필드 영역
102 : 액티브 영역 103 : 터널 산화막
104 : 플로팅 게이트 106 : 유전막
108 : 컨트롤 게이트 110 : 절연층
112 : 공통 소오스 콘택홀 114 : 공통 소오스 플러그
116 : 층간절연층 118 : 비트라인 콘택홀
120 : 비트라인 플러그 122 : 데미지층
124 : 식각 저지층 126 : 비트라인 절연층
128 : 비트라인 배선영역 130 : 금속 콘택홀
132 : 장벽 금속층 134 : 텅스텐층
136 : 비트라인 138 : 금속 배선층
상기한 제1의 목적을 달성하기 위하여 본 발명은, 콘택홀 또는 개구부를 갖는 산화막 상에 폴리실리콘층을 증착하는 단계; 상기 폴리실리콘층을 에치백하여 상기 콘택홀 또는 개구부의 내부에만 상기 폴리실리콘층을 잔류시키는 단계; 폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하여 상기 폴리실리콘층의 에치백에 의해 상기 산화막의 표면에 생성된 데미지층을 제거하는 단계; 및 상기 결과물 상에 절연층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, 필드 영역에 의해 이격되어 제1 방향으로 신장되는 복수개의 액티브 영역 및 상기 액티브 영역 상에 상기 제2 방향으로 신장되는 복수개의 워드라인이 형성되어 있는 반도체 기판 상에 산화물로 이루어진 층간절연층을 증착하는 단계; 상기 층간절연층을 식각하여 상기 액티브 영역의 제1 영역을 노출시키는 복수개의 비트라인 콘택홀을 형성하는 단계; 상기 결과물 상에 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 에치백하여 상기 비트라인 콘택홀의 내부에 비트라인 플러그를 형성하는 단계; 폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하여 상기 폴리실리콘층의 에치백에 의해 상기 층간절연층의 표면에 생성된 데미지층을 제거하는 단계; 상기 결과물 상에 식각 저지층 및 비트라인 절연층을 차례로 증착하는 단계; 상기 비트라인 절연층 및 상기 식각 저지층을 식각하여 상기 제1 방향으로 신장되는 복수개의 비트라인 절연층 패턴 및 식각 저지층 패턴을 형성함과 동시에, 이웃하는 비트라인 절연층 패턴 사이에 비트라인 배선영역을 정의하는 단계; 상기 층간절연층을 식각하여 상기 액티브 영역의 제2 영역을 노출시키는 복수개의 금속 콘택홀을 형성하는 단계; 제2 에천트를 이용한 세정 공정을 실시하여 상기 비트라인 플러그 상의 자연 산화막을 제거하는 단계; 및 상기 결과물 상에 금속층을 증착하고 상기 비트라인 절연층 패턴까지 상기 금속층을 화학 기계적 연마에 의해 제거하여 상기 제1 방향으로 신장되는 복수개의 비트라인을 형성함과 동시에, 상기 금속 콘택홀을 매립하는 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
본 발명에 의하면, 폴리실리콘층의 에치백 공정 직후 SC-1과 같은 에천트를이용한 세정 공정을 실시하여 웨이퍼의 엣지부에 형성된 폴리실리콘 계열의 판성 결함을 제거한다. 이와 동시에, 하부 절연층의 표면에 생성된 데미지층을 제거함으로써, 후속하는 세정 공정시 상부 절연층의 측면 언더컷을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 셀의 레이아웃도이고, 도 4는 상기 NAND형 플래쉬 메모리 셀의 사시도이다.
도 3 및 도 4를 참조하면, NAND형 플래쉬 메모리 셀은 다수의 셀 트랜지스터가 하나의 비트라인 콘택홀(118)과 공통 소오스 라인(CSL) 사이에 직렬로 연결되어 하나의 스트링을 구성하며, 상기 스트링이 다수개 병렬로 연결되어 하나의 블록을 구성하고, 상기 비트라인 콘택홀(118)을 중심으로 대칭적으로 블록이 배치된다.
셀 트랜지스터의 소오스/드레인이 형성되는 액티브 영역(102)은 필드 영역(101)에 의해 분리되면서 상기 필드 영역(101)에 평행하게 제1 방향으로 신장된다. 상기 액티브 영역(102) 상에는 복수개의 워드라인(W/L0, W/L1, …, W/Ln)들이 서로 일정 간격으로 이격되면서 상기 액티브 영역(102)에 직교하는 제2 방향으로 신장된다.
하나의 스트링에서, 첫번째 워드라인(W/L0)과 n번째 워드라인(W/Ln)의 바깥에는 각각 선택 트랜지스터를 형성하는 스트링 선택 라인(string select line; SSL)과 접지 선택 라인(ground select line; GSL)이 구비된다. 스트링 선택트랜지스터(SST)의 드레인에는 상기 액티브 영역(102)과 동일한 제1 방향으로 신장되는 비트라인(136)이 연결되고, 접지 선택 트랜지스터(GST)의 소오스에는 공통 소오스 라인(CSL)이 연결된다. 상기 공통 소오스 라인(CSL)은 공통 소오스 콘택홀(112)을 통해 공통 소오스 영역에 접속되며, 상기 공통 소오스 영역은 금속 배선층(138)을 통해 각 트랜지스터의 소오스 영역에 연결된다.
셀 트랜지스터는 반도체 기판(100) 상에 터널 산화막(즉, 게이트 산화막)(103)을 개재하여 형성된 플로팅 게이트(104)와 상기 플로팅 게이트(104) 상에 유전막(106)을 개재하여 형성된 컨트롤 게이트(108)를 구비한 스택형 게이트 구조로 형성된다. 통상적으로, 상기 플로팅 게이트(104)는 폴리실리콘으로 형성되고, 워드라인으로 제공되는 상기 컨트롤 게이트(108)는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성된다.
스트링 선택 트랜지스터(SST)는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 메모리 셀 어레이 내의 필드 영역(101) 상에서 버팅 콘택을 통해 플로팅 게이트(104)와 컨트롤 게이트(108)를 금속 링크로 연결한다. 따라서, 상기 스트링 선택 트랜지스터(SST)는 전기적으로는 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다.
도 5a 내지 도 5h는 도 3의 BB'선에 따른 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a는 비트라인 콘택홀(120)을 형성하는 단계를 도시한다. 반도체 기판(100) 상에 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을통해 필드 영역(도 3의 참조부호 101)을 형성하여 상기 기판(100)에 액티브 영역(도 3의 참조부호 102)을 정의한다. 이어서, 상기 액티브 영역(102) 상에 열산화 공정으로 터널 산화막(103)을 형성한다. 또는, 선택 트랜지스터와 셀 트랜지스터의 게이트 산화막 두께를 서로 다르게 하기 위하여, 상기 기판(100) 상에 게이트 산화막을 성장시킨 후 사진식각 공정으로 셀 트랜지스터 영역의 게이트 산화막을 습식 식각 공정으로 제거한 후 터널 산화막(103)을 형성할 수도 있다.
이어서, 상기 결과물 상에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 도전층을 증착하고 사진식각 공정으로 상기 필드 영역(101) 상의 제1 도전층을 식각해 낸다. 계속해서, 상기 제1 도전층 상에 유전막으로서, 예컨대 ONO막을 형성한 후, 그 위에 셀 트랜지스터의 컨트롤 게이트로 사용될 제2 도전층을 증착한다. 사진 공정으로 메모리 셀 영역을 오픈시킨 후, 자기정합 식각(self-aligned etch) 공정으로 상기 제2 도전층, 유전막 및 제1 도전층을 건식 식각하여 플로팅 게이트(104), 유전막(106) 및 컨트롤 게이트(108)를 구비하는 셀 트랜지스터의 스택형 게이트를 형성한다. 이와 동시에, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트들이 형성된다. 상기한 선택 트랜지스터들은 플로팅 게이트(104)와 컨트롤 게이트(108)가 버팅 콘택에 의해 서로 전기적으로 연결되어 단층의 게이트를 구성한다.
이어서, 통상의 이온주입 공정으로 셀 트랜지스터 및 선택 트랜지스터들의 소오스/드레인 영역(도시하지 않음)을 형성한 후, 결과물 상에 절연층(110)을 증착한다. 사진식각 공정으로 상기 절연층(110)을 식각하여 액티브 영역(102) 상의 공통 소오스 영역을 노출시키는 공통 소오스 콘택홀(112)을 형성한 후, 상기 공통 소오스 콘택홀(112)의 내부에 도핑된 폴리실리콘으로 이루어진 공통 소오스 플러그(114)를 형성한다.
이어서, 상기 절연층(110) 및 공통 소오스 플러그(114) 상에 산화물 계의 절연물질을 약 5000Å의 두께로 증착하여 층간절연층(116)을 형성한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 HDP 산화막으로 이루어진 층간절연층(116)을 형성한다.
이어서, 사진식각 공정으로 상기 층간절연층(116)을 식각하여 액티브 영역의 제1 영역, 즉 스트링 선택 트랜지스터와 스트링 선택 트랜지스터 사이의 드레인 영역을 노출시키는 비트라인 콘택홀(118)을 형성한다. 계속해서, 상기 비트라인 콘택홀(118) 및 층간절연층(116) 상에 도핑된 폴리실리콘층(119)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 약 2000Å의 두께로 형성한다.
이하, 도 5b 내지 도 5h에서는 편의상 하부 트랜지스터 영역들을 도시하지 않는다.
도 5b는 플라즈마 건식 식각 공정으로 상기 폴리실리콘층(119)을 상기 층간절연층(116)의 표면까지 에치백하여 상기 비트라인 콘택홀(118)의 내부에 비트라인 플러그(120)를 형성하는 단계를 도시한다. 이때, 플라즈마 식각 공정의 특성으로 인하여 층간절연층(116)의 표면에 데미지층(122)이 약 100Å의 두께로 형성된다.또한, 도시하지는 않았으나, 웨이퍼의 엣지부, 즉 웨이퍼의 척고정 부위 및 웨이퍼의 사각 부위에 폴리실리콘 계열의 판성 결함들이 발생한다.
도 5c는 상기 결과물 상에 폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하는 단계를 도시한다. 그 결과, 산화물로 이루어진 층간절연층(116)이 소정량 식각되어 그 표면의 데미지층(122)이 제거되며, 이와 동시에 폴리실리콘 계열로 이루어진 판성 결함들이 제거된다.
상기 제1 에천트는 폴리실리콘과 산화물에 대한 식각 선택비가 1:1 내지 1:1.5인 물질로서, 바람직하게는 암모니아(NH4OH), 과산화수소(H2O2)및 물(H2O)이 1:4:20의 비로 혼합된 SC-1(standard cleaning-1) 용액을 사용한다. 상기 제1 에천트를 이용한 세정 공정은 상기 데미지층(122) 및 판성 결함을 완전히 제거하기 위해 폴리실리콘 또는 산화물에 대한 식각량이 60∼120Å 정도가 되도록 약 20∼30분간 실시한다. 통상적으로, SC-1 용액을 이용할 때 폴리실리콘 또는 산화물에 대한 식각량은 10분당 30∼40Å 정도이다.
도 5d는 식각 저지층(124) 및 비트라인 절연층(126)을 증착하는 단계를 도시한다. 상술한 바와 같이 데미지층(122)이 제거된 층간절연층(116) 및 비트라인 플러그(120) 상에 실리콘산질화물(SiON)을 플라즈마-증진 화학기상증착(PE-CVD) 방법에 의해 약 600Å의 두께로 증착하여 식각 저지층(124)을 형성한다. 이어서, 상기 식각 저지층(124) 상에 TEOS를 PE-CVD 방법에 의해 약 2000∼3000Å의 두께로 증착하여 비트라인 절연층(126)을 형성한다.
도 5e는 사진식각 공정으로 상기 비트라인 절연층(126) 및 식각 저지층(124)을 식각하여 비트라인 절연층 패턴(127) 및 식각 저지층 패턴(125)을 형성하는 단계를 도시한다. 상기 비트라인 절연층 패턴(127)은 이웃하는 비트라인들을 절연시키는 역할을 하며, 비트라인과 동일한 방향으로 패터닝된다. 즉, 이웃하는 비트라인 절연층 패턴(127) 사이에는 비트라인 배선영역(128)이 정의된다.
도 5f는 금속 콘택홀(130)을 형성하는 단계를 도시한다. 상기 비트라인 절연층 패턴(127), 비트라인 플러그(120) 및 층간절연층(116) 상에 포토레지스트막을 도포한 후, 이를 노광 및 현상하여 금속 콘택홀이 형성되어질 영역을 정의하는 포토레지스트 패턴(129)을 형성한다.
이어서, 상기 포토레지스트 패턴(129)을 식각 마스크로 이용하여 메모리 셀 외곽에 위치하는 액티브 영역 상의 제2 영역을 식각하여 금속 콘택홀(130)을 형성한다. 이와 동시에, 트랜지스터의 게이트 상에도 금속 콘택홀(130)이 형성되며, 공통 소오스 플러그(114) 상에도 금속 콘택홀(130)이 형성된다.
도 5g는 장벽 금속층(132) 및 텅스텐층(134)을 증착하는 단계를 도시한다. 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(129)을 제거한 후, 상기 금속 콘택홀(130)이 형성되어 있는 결과물 상에 제2 에천트, 예컨대 HF와 초순수가 1:200의 비로 혼합된 케미컬을 이용하여 약 60초간 세정 공정을 실시하여 비트라인 플러그(120) 상의 자연 산화막을 제거한다. 본 발명에 의하면, 층간절연층(116) 표면의 데미지층(122)이 제거되어 있는 상태에서 HF 세정을 실시하므로, 식각 저지층 패턴(125)과 층간절연층(116) 간의 계면에서 식각 저지층 패턴(125)의 측면 언더컷이 최소화된다.
이어서, 비트라인 절연층 패턴(127), 비트라인 플러그(120), 층간절연층(116) 및 금속 콘택홀(130) 상에 연속적으로 장벽 금속층(132)을 형성한다. 바람직하게는, 티타늄(Ti)을 스퍼터링 또는 화학기상증착(CVD) 방법에 의해 약 200Å의 두께로 증착한 후, 그 위에 티타늄 나이트라이드(TiN)를 스퍼터링 또는 CVD 방법에 의해 약 500Å의 두께로 증착함으로써 장벽 금속층(132)을 형성한다.
이어서, 상기 장벽 금속층(132) 상에 상기 비트라인 배선영역(128) 및 금속 콘택홀(130)을 충분히 매립할 수 있을 정도의 두께로 텅스텐층(134)을 증착한다.
도 5h는 비트라인(136) 및 금속 배선층(138)을 형성하는 단계를 도시한다. 화학 기계적 연마(CMP) 공정으로 상기 비트라인 절연층 패턴(127)의 표면까지 텅스텐층(134)을 제거한다. 그러면, 상기 비트라인 배선 영역(128)의 내부에는 비트라인(136)이 형성되고, 상기 금속 콘택홀(130) 영역에는 금속 배선층(138)이 형성된다. 상기 비트라인(136)은 비트라인 플러그(120)를 통해 스트링 선택 트랜지스터들 사이의 드레인 영역에 접속된다. 상기 금속 배선층(138)은 금속 콘택홀(130)을 통해 액티브 영역 상의 제2 영역, 트랜지스터의 게이트 및 공통 소오스 플러그(114)에 각각 접속된다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층의 에치백 공정 직후 SC-1과 같은 에천트를 이용한 세정 공정을 실시하여 웨이퍼의 엣지부에 형성된 폴리실리콘 계열의 판성 결함을 제거한다. 이와 동시에, 하부 절연층의 표면에 생성된 데미지층을 제거함으로써, 후속하는 세정 공정시 상부 절연층의 측면 언더컷을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 콘택홀 또는 개구부를 갖는 산화막 상에 폴리실리콘층을 증착하는 단계;
    상기 폴리실리콘층을 에치백하여 상기 콘택홀 또는 개구부의 내부에만 상기 폴리실리콘층을 잔류시키는 단계;
    폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하여 상기 폴리실리콘층의 에치백에 의해 상기 산화막의 표면에 생성된 데미지층을 제거하는 단계;
    상기 데미지층이 제거된 산화막 상에 식각 저지층을 형성하는 단계; 및
    상기 식각 저지층 상에 절연층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 에천트는 상기 폴리실리콘과 산화물에 대한 식각 선택비가 1:1 내지 1:1.5인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 제1 에천트로 NH4OH, H2O2및 H2O가 1:4:20의 비로 혼합된 용액을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 삭제
  5. 제1항에 있어서, 상기 절연층을 증착하는 단계 후, 상기 절연층을 식각하여 절연층 패턴을 형성하는 단계; 및 제2 에천트를 이용한 세정 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제2 에천트는 초순수 및 HF가 200:1의 부피 비율로 희석되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 필드 영역에 의해 이격되어 제1 방향으로 신장되는 복수개의 액티브 영역 및 상기 액티브 영역 상에 상기 제2 방향으로 신장되는 복수개의 워드라인이 형성되어 있는 반도체 기판 상에 산화물로 이루어진 층간절연층을 증착하는 단계;
    상기 층간절연층을 식각하여 상기 액티브 영역의 제1 영역을 노출시키는 복수개의 비트라인 콘택홀을 형성하는 단계;
    상기 결과물 상에 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 에치백하여 상기 비트라인 콘택홀의 내부에 비트라인 플러그를 형성하는 단계;
    폴리실리콘과 산화물에 대해 유사한 식각율을 갖는 제1 에천트를 이용한 세정 공정을 실시하여 상기 폴리실리콘층의 에치백에 의해 상기 층간절연층의 표면에 생성된 데미지층을 제거하는 단계;
    상기 결과물 상에 식각 저지층 및 비트라인 절연층을 차례로 증착하는 단계;
    상기 비트라인 절연층 및 상기 식각 저지층을 식각하여 상기 제1 방향으로신장되는 복수개의 비트라인 절연층 패턴 및 식각 저지층 패턴을 형성함과 동시에, 이웃하는 비트라인 절연층 패턴 사이에 비트라인 배선영역을 정의하는 단계;
    상기 층간절연층을 식각하여 상기 액티브 영역의 제2 영역을 노출시키는 복수개의 금속 콘택홀을 형성하는 단계;
    제2 에천트를 이용한 세정 공정을 실시하여 상기 비트라인 플러그 상의 자연 산화막을 제거하는 단계; 및
    상기 결과물 상에 금속층을 증착하고 상기 비트라인 절연층 패턴까지 상기 금속층을 화학 기계적 연마에 의해 제거하여 상기 제1 방향으로 신장되는 복수개의 비트라인을 형성함과 동시에, 상기 금속 콘택홀을 매립하는 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  8. 제7항에 있어서, 상기 제1 에천트는 상기 폴리실리콘과 산화물에 대한 식각 선택비가 1:1 내지 1:1.5인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  9. 제7항에 있어서, 상기 제1 에천트로 NH4OH, H2O2및 H2O가 1:4:20의 비로 혼합된 용액을 사용하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  10. 제7항에 있어서, 상기 제1 에천트를 이용한 세정 공정을 20∼30분 정도 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  11. 제7항에 있어서, 상기 제2 에천트는 초순수 및 HF가 200:1의 부피 비율로 희석되어 있는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. 제7항에 있어서, 상기 층간절연층은 고밀도 플라즈마 산화물로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  13. 제7항에 있어서, 상기 비트라인 절연층은 임의의 식각 공정에 대해 상기 식각 저지층을 구성하는 물질과는 서로 다른 식각율을 갖는 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제13항에 있어서, 상기 식각 저지층은 실리콘산질화물이며, 상기 비트라인 절연층은 TEOS인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제7항에 있어서, 상기 금속층을 증착하는 단계 전에, 상기 비트라인 절연층 패턴, 상기 비트라인 플러그, 상기 층간절연층 및 상기 금속 콘택홀 상에 연속적으로 장벽 금속층을 증착하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  16. 제15항에 있어서, 상기 장벽 금속층은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  17. 제7항에 있어서, 상기 금속층은 텅스텐으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001270026A1 (en) * 2000-06-21 2002-01-02 Input/Output, Inc. Accelerometer with folded beams
KR100396470B1 (ko) * 2001-02-19 2003-09-03 삼성전자주식회사 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법
US6949411B1 (en) * 2001-12-27 2005-09-27 Lam Research Corporation Method for post-etch and strip residue removal on coral films
TW529170B (en) * 2002-04-15 2003-04-21 Macronix Int Co Ltd Memory device and manufacturing method thereof
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6921727B2 (en) * 2003-03-11 2005-07-26 Applied Materials, Inc. Method for modifying dielectric characteristics of dielectric layers
US7026196B2 (en) * 2003-11-24 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming field effect transistor and structure formed thereby
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
JP2006245198A (ja) * 2005-03-02 2006-09-14 Nec Electronics Corp 半導体装置の製造方法
US7320934B2 (en) * 2005-06-20 2008-01-22 Infineon Technologies Ag Method of forming a contact in a flash memory device
KR100833423B1 (ko) * 2006-04-06 2008-05-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101328552B1 (ko) * 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US8735960B2 (en) * 2008-11-17 2014-05-27 Spansion Llc High ultraviolet light absorbance silicon oxynitride film for improved flash memory device performance
KR20200032789A (ko) * 2018-09-18 2020-03-27 에스케이하이닉스 주식회사 반도체 집적 회로 장치의 콘택 플러그 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162172A (ja) * 1995-12-11 1997-06-20 Hitachi Ltd エッチングダメージの除去方法
KR19990086741A (ko) * 1998-05-29 1999-12-15 윤종용 반도체 장치의 콘택홀 세정 방법
KR20000000577A (ko) * 1998-06-01 2000-01-15 윤종용 스캐닝기능을 가지는 프린팅 장치
KR20000008925A (ko) * 1998-07-18 2000-02-15 윤종용 반도체 장치 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879986A (en) * 1998-02-27 1999-03-09 Vangaurd International Semiconductor Corporation Method for fabrication of a one gigabit capacitor over bit line DRAM cell with an area equal to eight times the used minimum feature
US6037216A (en) * 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process
US6096595A (en) * 1999-05-12 2000-08-01 Taiwan Semiconductor Manufacturing Company Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices
US6127260A (en) * 1999-07-16 2000-10-03 Taiwan Semiconductor Manufacturing Company Method of forming a tee shaped tungsten plug structure to avoid high aspect ratio contact holes in embedded DRAM devices
US6124192A (en) * 1999-09-27 2000-09-26 Vanguard International Semicondutor Corporation Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162172A (ja) * 1995-12-11 1997-06-20 Hitachi Ltd エッチングダメージの除去方法
KR19990086741A (ko) * 1998-05-29 1999-12-15 윤종용 반도체 장치의 콘택홀 세정 방법
KR20000000577A (ko) * 1998-06-01 2000-01-15 윤종용 스캐닝기능을 가지는 프린팅 장치
KR20000008925A (ko) * 1998-07-18 2000-02-15 윤종용 반도체 장치 제조 방법

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