[go: up one dir, main page]

KR100400032B1 - 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지 - Google Patents

와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지 Download PDF

Info

Publication number
KR100400032B1
KR100400032B1 KR10-2001-0005945A KR20010005945A KR100400032B1 KR 100400032 B1 KR100400032 B1 KR 100400032B1 KR 20010005945 A KR20010005945 A KR 20010005945A KR 100400032 B1 KR100400032 B1 KR 100400032B1
Authority
KR
South Korea
Prior art keywords
substrate
wire bonding
solder ball
bond
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0005945A
Other languages
English (en)
Other versions
KR20020065765A (ko
Inventor
최기원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0005945A priority Critical patent/KR100400032B1/ko
Priority to US10/055,266 priority patent/US7307352B2/en
Publication of KR20020065765A publication Critical patent/KR20020065765A/ko
Application granted granted Critical
Publication of KR100400032B1 publication Critical patent/KR100400032B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 칩의 설계가 유사하게 변경된 경우, 기존에 개발되었던 기판을 디자인 변경없이 그대로 사용하는 반도체 패키지 및 그 제조방법에 대해 개시한다. 이를 위해 본 발명은, 본드 핑거와 본드 핑거를 직접 연결하는 추가된 와이어 본딩부 또는 인쇄회로 패턴과 인쇄회로 패턴을 직접 연결하는 추가된 와이어 본딩부를 포함하는 반도체 패키지 및 그 제조방법을 제공한다.

Description

와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지{Semiconductor package having a changed substrate design using special wire bonding}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 BGA 패키지와 같이 리드프레임 대신에 기판(Substrate)을 반도체 패키지의 기본 골격재로 사용하는 반도체 패키지에 관한 것이다.
최근들어 개인용 컴퓨터, 셀롤러 폰, 캠코더와 같은 전자제품군은, 제품의 크기면에서는 소형화를 추구하면서, 오히려 그 기능면에서는 더욱 우수한 수행능력(performance)을 요구하고 있다. 이에 따라 반도체 패키지에 있어서도 크기는 작으면서 대용량이고 빠른 처리속도를 갖는 반도체 패키지가 요구된다. 이러한 요구에 부응하여, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In-line Package)과 같은 삽입 실장형 패키지에서 TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package) 및 BGA와 같은 표면 실장형 패키지로 급속히 전환되고 있다.
상기 표면실장형 패키지중 BGA는 최근 발표되고 있는 칩크기 패키지(CSP: Chip Scale Package)들 중에서 크기와 무게를 현저하게 줄이면서도 높은 품질과 신뢰도를 얻을 수 있기 때문에 가장 주목받고 범용적으로 사용되는 반도체 패키지이다.
이러한 BGA 패키지는 반도체 패키지의 기본 골격재가 되는 기존의 리드프레임 대신에, 폴리이미드(polyimide)와 같은 절연성 기판에, 구리로 이루어진 인쇄회로 패턴들이 전면 혹은 전후면에 형성된 기판을 기본 골격재로 사용한다.
도 1 및 도 2는 일반적인 BGA(Ball Grid Array, 이하 'BGA'라 칭함) 패키지의 단면도들이다.
도 1은 이중층 기판을 사용하는 일반적인 BGA 패키지의 단면도이다. 이하, BGA 패키지의 제조공정을 중심으로 그 구조를 설명하기로 한다.
도 1을 참조하면, 웨이퍼 소잉 공정(sawing process)을 진행하여 웨이퍼로부터 개별 화 된 형태의 반도체 칩(6)을 준비한다. 이어서 기판(10)에 접착제(Adhesive,5)를 이용하여 상기 반도체 칩(6)을 상기 기판(10)위에 접착하는 다이 어태치 공정(Die Attach Process)을 진행한다.
상기 기판(10)에는 구리로 이루어진 인쇄회로 패턴(14)들이 관통홀(9)을 통하여 기판(10)의 상하면으로 서로 연결되고, 기판(10)의 하면에는 솔더볼(13)과 연결되어 있다. 또한, 인쇄회로 패턴(14)의 쇼트(short)를 방지하고, 솔더볼(13)을 용이하게 부착하기 위한 솔더 마스크(1, 11)가 기판(10)의 상면 및 하면에 각각 형성되어 있다. 상기 기판(10) 내부(12)는 폴리이미드와 같은 플라스틱 수지로 이루어져 있다. 상기 반도체 칩(6)이 부착된 기판에 와이어 본딩 공정을 진행하여 상기 반도체 칩(6)의 본드 패드(미도시)와 상기 기판(10)의 본드 핑거(2,3)을 각각 연결한다.
이어서, 상기 기판(10) 전면에 형성된 반도체 칩(6), 금선(gold wire, 4)을 외부 환경 및 충격으로부터 보호하기 위한 봉합(encapsulation) 공정을 봉합제(7)인 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)를 이용하여 진행한다. 계속해서 상기 기판(10) 하부에 있는 솔더볼 패드(8)에 솔더볼(13)을 부착한다. 마지막으로 절단 공정(Singulation process)을 진행하여 단위 BGA 패키지가 스트립(Strip) 형태로 되어 있는 것을 낱개의 형태로 분리한다. 참조부호 2 및 3은 솔더볼 단자와 연결된 본드 핑거(bond finger) 및 그라운드(ground)와 연결된 본드 핑거를 각각 가리킨다.
도 2은 단층 기판을 사용하는 일반적인 BGA 패키지의 단면도이다.
도 2을 참조하면, 기판(10')은 폴리이미드와 같은 절연층(12) 위에 본드 핑거(2)를 포함하는 인쇄회로 패턴(14)이 상부에만 형성된다. 따라서, 하부의 솔더볼 패드(8)는 상기 기판의 절연층(12)을 개구하여 형성되고 나머지는 상기 도 1의 이중층 기판을 사용하는 BGA 패키지와 동일한 구조를 갖는다. 도면에서 참조부호 4는 와이어 본딩으로 형성되는 금선(gold wire)을 가리키고, 5는 접착제를, 6은 반도체 칩을, 7은 봉합제를, 13은 솔더볼을 각각 가리킨다.
도 3은 종래기술에 의한 문제점을 설명하기 위해 도시한 평면도이다.
먼저, 도 3을 참조하여 본 발명의 설명에서 사용되는 용어에 대한 정의를 먼저 하기로 한다.
본드 패드(4)는 반도체 칩(6)에 형성된 패드(pad)로서 집적된 상태에 있는 내부 회로들을 외부로 확장하기 위한 단자이다. 본드 핑거(2)는 기판(10)에 형성된 패드로서 상기 본드 패드(4)와 금선(4)을 통하여 서로 연결되는 부분이다. 솔더볼 패드(8)는 기판에 형성되는 패드로서 BGA와 같은 반도체 패키지의 외부연결단자로 사용되는 솔더볼이 부착되는 패드를 지칭한다. 또한 인쇄회로 패턴(14)은 기판(10)의 상면 혹은 하면에 형성된 구리된 회로 패턴으로서, 단층 기판인 경우에는 상기 솔더볼 패드(8)와 본드 핑거(2)를 서로 연결시키는 회로 패턴이다.
일반적으로 반도체 칩(6)에서 약간의 디자인 변경이 있는 경우에는 대개의 경우, 반도체 칩(6)에서 새로운 기능을 수행하는 본드패드(20)가 한 개에서 서너개 의 범위로 늘어난다. 이 경우의 반도체 칩(6)을 패키징(packaging)하려면 골격재로 사용되는 기판(20)의 디자인 역시 새로 갱신하여야 한다. 그러나 대부분의 기판에는 사용되지 않는 여분의 본드 핑거(21)와 솔더볼 패드(22)가 있기 때문에 가급적 이를 이용하여 반도체 패키지를 패키징한다면, 새로 기판(10)을 설계하고 제조하는 비용을 절감하고, 기존에 사용되었던 공정 파라미터를 그대로 이용할 수 있기 때문에 유리하다.
도 3의 경우에는 새로 추가된 본드패드(20)와 사용하지 않는 본드 핑거(21)를 와이어 본딩하는데는 문제가 없다. 하지만, 사용하지 않는 본드 핑거(21)와 솔더볼 패드를 새로운 인쇄회로패턴(14)으로 연결하기가 쉽지 않다. 즉, 단층 기판인 경우, 사용되지 않는 솔더볼 패드(22)가 다른 인쇄회로 패턴(14')들에 의해 포위되어 있기 때문에, 상기 솔더볼 패드(22)를 사용되지 않는 본드 핑거(21)와 연결할 수 없다.
다시 말하면, 반도체 칩(6)에서 약간의 디자인 변경이 발생한 경우에 기존의기판(10)을 사용하여 반도체 칩(6)의 새로 추가된 본드패드(20)와 사용하지 않는 솔더볼 패드(22)를 연결하는 회로 형성이 불가능할 때가 많이 있다. 따라서, 단층기판인 경우에는 이중층기판으로 디자인을 변경하여 관통홀(Micro-via hole)을 추가로 형성하여야 한다. 그리고 이중층과 같은 다층기판인 경우에도 역시 기판의 층(layer) 숫자를 증가시켜 관통홀이 형성된 새로운 기판을 설계하여야 한다.
이러한 경우, 기판의 설계 변경 비용 및 제조비용이 추가되고, 기판의 제조공정이 복잡해지기 때문에 공정 난이도가 높아지며, 새롭게 변경된 기판을 사용하여 반도체 패키지를 제조할 경우 초기에 나타나는 많은 공정불량으로 인하여 여러 가지 문제점들이 유발된다.
본 발명이 이루고자 하는 기술적 과제는 일반적인 와이어 본딩과는 개념을 달리하는 추가된 와이어 본딩부를 형성하여 기존에 사용되던 기판을 그대로 이용할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지의 제조방법을 제공하는데 있다.
도 1 및 도 2는 일반적인 BGA(Ball Grid Array, 이하 'BGA'라 칭함) 패키지의 단면도들이다.
도 3은 종래기술에 의한 BGA 패키지 제조공정의 문제점을 설명하기 위해 도시한 평면도이다.
제 4 및 도 5는 본 발명의 제1 실시예에 의한 반도체 패키지 및 그 제조방법을 설명하기 위한 평면도들이고, 도 6는 단면도이다.
도 7 및 도 8은 본 발명의 제2 실시예에 의한 반도체 패키지 및 그 제조방법을 설명하기 위한 평면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 기판, 102: 반도체 칩,
104: 본드 핑거, 106: 인쇄회로 패턴,
108: 솔더볼 패드, 110: 본드 패드,
112: 정상적인 와이어 본딩부, 114: 추가된 와이어 본딩부,
116: 접착제(adhesive), 118: 솔더볼,
202: 추가된 본드패드(제1 본드 핑거),
204: 사용되지 않는 본드 핑거(제2 본드 핑거),
206: 사용되지 않는 솔더볼 패드,
208: 새로 추가된 제1 본드 핑거.
상기 기술적 과제를 달성하기 위하여 본 발명은, 사용되지 않는 본드 핑거 및 솔더볼 패드를 포함하는 기판과, 상기 기판 위에 탑재된 반도체 칩과, 상기 반도체 칩의 본드 패드와 상기 본드 핑거를 연결하는 정상적인 와이어 본딩부와, 상기 사용되지 않은 솔더볼 패드와 상기 사용되지 않은 본드 핑거를 연결하기 위한추가된 와이어 본딩부와, 상기 반도체 칩, 상기 정상적인 와이어 본딩부 및 추가된 와이어 본딩부를 봉합하는 봉합제와, 상기 기판 아래에서 상기 솔더볼 패드와 연결된 솔더 볼을 구비하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 제1 실시예에 의하면, 상기 추가된 와이어 본딩부는 사용되지 않는 솔더볼 패드를 연장하는 인쇄회로 패턴과 제1 본드 핑거를 새로 형성한 후, 상기 새로 형성된 제1 본드 핑거와 사용되지 않는 제2 본드 핑거를 금선으로 연결한 것이 적합하다.
본 발명의 제2 실시예에 의하면, 상기 추가된 와이어 본딩부는 사용되지 않는 솔더볼 패드와 연결된 인쇄회로 패턴과 상기 사용되지 않는 본드 핑거와 연결된 인쇄회로 패턴을 금선으로 연결한 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 기판은 단층기판, 이중층 기판 및 다층 기판중에서 선택된 하나인 것이 바람직하고, 상기 정상적인 와이어 본딩부 및 추가된 와이어 본딩부가 있는 영역에 솔더 마스크가 형성되지 않는 것이 적합하다.
또한, 상기 추가된 와이어 본딩부는 기판의 상부에 형성되고, 반도체 칩이 탑재된 바깥영역에 형성된 것이 적합하며, 하나 혹은 다수일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제1 실시예를 통한 반도체 패키지 제조방법은, 먼저 사용되지 않는 본드 핑거와 솔더볼 패드를 포함하는 기판에 추가된 와이어 본딩부를 형성하기 위한 제1 본드 핑거를 만든다. 상기 기판 위에 반도체 칩을 접착제를 사용하여 부착한다. 상기 반도체 칩이 탑재된 기판에 반도체 칩의 본드패드와 기판의 본드핑거를 연결하는 정상적인 와이어 본딩과, 상기 새로 만든 제1 본드 핑거와 사용되지 않는 제2 본드 핑거를 연결하는 추가된 와이어 본딩을 수행한다. 상기 반도체 칩과, 상기 와이어를 덮는 봉합(Encapsulation) 공정을 수행한다. 최종적으로, 상기 기판 하부의 솔더볼 패드에 솔더볼을 부착한다.
상기 제1 본드 핑거는 사용되지 않는 솔더볼 패드와 새로운 인쇄회로 패턴으로 연결된 본드 핑거인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제2 실시예를 통한 반도체 패키지 제조방법은, 먼저 사용되지 않고 인쇄회로 패턴이 연결된 상태의 본드 핑거와 솔더볼 패드를 포함하는 기판을 준비한다. 상기 기판 위에 반도체 칩을 접착제를 사용하여 탑재한다. 상기 반도체 칩이 탑재된 기판에 반도체 칩의 본드패드와 기판의 본드핑거를 연결하는 정상적인 와이어 본딩과, 상기 사용되지 않는 본드 핑거와 솔더볼 패드를 연결하기 위한 추가된 와이어 본딩을 수행한다. 상기 반도체 칩과, 상기 와이어를 덮는 봉합(Encapsulation) 공정을 수행한다. 상기 기판 상부의 솔더볼 패드와 연결된 기판 하부의 솔더볼 패드에 솔더볼을 부착한다.
상기 추가된 와이어 본딩은 사용하지 않는 본드 핑거와 연결된 인쇄회로 패턴과, 상기 사용하지 않는 솔더볼 패드와 연결된 인쇄회로 패턴을 서로 연결하는 것이 바람직하다.
본 발명에 따르면, 기존의 기판을 그대로 사용하여 반도체 칩을 패키징할 수 있기 때문에, 기판의 두께를 증가시키지 않아 소형화된 반도체 패키지를 구현할 수있고, 새로운 기판 디자인을 위하여 소요되는 제조경비를 줄일 수 있고, 기존의 기판을 그대로 이용하기 때문에 초기에 발생할 수 있는 공정불량을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다. 또한, 본 발명에서 말하는 추가된 와이어 본딩은 기판에서 본드 핑거와 솔더볼 패드를 연결하기 위한 어떤 형태의 와이어 본딩이라도 이에 포함되는 개념이다.
제1 실시예: 본드 핑거끼리 연결된 추가된 와이어 본딩부를 갖는 반도체 패키지 및 제조방법.
제 4 및 도 5는 본 발명의 제1 실시예에 의한 반도체 패키지 및 그 제조방법을 설명하기 위한 평면도들이고, 도 6는 단면도이다.
먼저, 도 6를 참조하여 본 발명의 제1 실시예에 의한 반도체 패키지의 구성 및 구조적 특징을 설명한다.
본 발명의 제1 실시예에 의한 반도체 패키지의 구성은, ① 사용되지 않는 본드 핑거 및 솔더볼 패드를 포함하는 기판(100), ② 상기 기판(100) 위에 탑재된 반도체 칩(102), ③ 상기 반도체 칩(102)의 본드 패드와 상기 본드 핑거를 연결하는 정상적인 와이어 본딩부(112), ④ 상기 사용되지 않은 솔더볼 패드와 연결된 제1 본드 핑거와, 상기 사용되지 않는 제2 본드 핑거를 연결하는 추가된 와이어 본딩부(114), ⑤ 상기 반도체 칩(102), 상기 정상적인 와이어 본딩부(112) 및 상기 추가된 와이어 본딩부(114)를 봉합하는 봉합제(Encapsulant, 210) 및 ⑥ 상기 기판(100) 아래에서 상기 솔더볼 패드와 연결된 솔더볼(118)로 이루어진다.
일반적인 와이어 본딩의 개념은 기판(100)의 본드 핑거(도4의 104)와, 반도체 칩(102)의 본드 패드(110)를 금선(gold wire)로 연결하는 것이다. 그러나 본 발명에서는 이러한 개념을 넘어서, 본드 패드와 솔더볼 패드의 연결을, 기판의 디자인 변경없이 하기 위하여, 본드 핑거와 본드 핑거끼리를 와이어 본딩하는 추가된 와이어 본딩부(114)가 반도체 패키지 내부에 포함된다. 본 발명에서는 이러한 추가된 와이어 본딩부(114)를 이용하여 본 발명의 주요목적을 달성하게 된다. 상세한 구조 및 기능은 제조방법을 설명하는 평면도를 참조하면서 설명한다.
이하, 도 4 내지 도 6을 참조하면서 본 발명의 제1 실시예에 의한 반도체 패키지의 제조방법을 설명하기로 한다.
도 4를 참조하면, 사용되지 않는 본드 핑거(204)인 제2 본드 핑거와, 사용되지 않는 솔더볼 패드(206)를 포함하는 기판(100)에 추가된 와이어 본딩부를 형성하기 위한 제1 본드 핑거(208)를 연장시켜 형성한다. 상기 제1 본드 핑거(208)는 기판(100)을 제조할 때, 간단하게 추가로 형성할 수 있다. 이때, 제1 본드 핑거(208)는 와이어 본딩이 가능하도록 표면에 솔더 마스크(solder mask)가 형성되지 않아야 한다.
도 5를 참조하면, 디자인 변경에 의해 추가된 본드 패드(202)가 있는 반도체칩(102)을 접착제(adhesive, 도6의 116)을 사용하여 상기 기판(100) 위에 부착시킨다. 이어서, 반도체 칩(102)의 본드 패드(110)와 기판(100)의 본드 핑거(104)를 연결하는 정상적인 와이어 본딩부(112)를 형성하면서, 상기 새로 추가된 제1 본드 핑거(208)와 사용되지 않는 본드 핑거(204)인 제2 본드 핑거를 연결하는 추가된 와이어 본딩부(114)를 형성한다.
따라서, 상기 반도체 칩(102)의 추가된 본드 패드(202)는 사용되지 않던 제2 본드 핑거(204), 추가된 와이어 본딩부(114) 및 새로 형성한 제1 본드 핑거(208)를 통하여 사용되지 않는 솔더볼 패드(206)와 연결된다. 따라서, 일반적인 와이어 본딩의 개념을 뛰어넘는 추가된 와이어 본딩부(114)에 의하여 기존의 기판(100)을 디자인 변경없이 그대로 사용하는 것이 가능해진다. 상기 추가된 와이어 본딩부(114)는 하나를 형성하는 것을 예시적으로 도시하였으나, 필요에 따라 다수개 형성할 수도 있다.
따라서, 단층 기판, 이중층 기판 및 다층 기판을 사용할 경우에 기판에 관통홀(Micro-via hole)을 새로 추가하는 디자인 변경을 하지 않고도 반도체 패키지를 패키징할 수 있다. 그러므로 소형화된 반도체 패키지를 구현할 수 있고, 기판 디자인 변경에 소요되는 비용을 절감하며, 변경된 기판을 사용할 경우 초기에 발생할 수 있는 공정불량을 억제할 수 있다.
도 6을 참조하면, 상기 결과물을 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)와 같은 봉합제(210)를 사용하여 봉합하고, 기판(100) 하면에 솔더볼(118)을 부착하고, 스트립 상태의 반도체 패키지에 절단 공정(Singulationprocess)을 진행하여 낱개로 분리한다. 이때, 상기 정상적인 와이어 본딩부(112) 및 추가된 와이어 본딩부(114)는 봉합제(210)에 의해 갭슐화된다.
제2 실시예: 인쇄회로 패턴끼리 연결된 추가된 와이어 본딩부를 갖는 반도체 패키지 및 제조방법.
도 7 및 도 8은 본 발명의 제2 실시예에 의한 반도체 패키지 및 그 제조방법을 설명하기 위한 평면도들이다.
본 제2 실시예는 본딩이 가능한 폭을 갖는 인쇄회로 패턴끼리 금선으로 연결된 추가된 와이어 본딩부를 갖는 반도체 패키지 및 그 제조방법에 대한 것이다. 상기 인쇄회로 패턴들은 사용되지 않는 솔더볼 패드 및 본드 핑거와 각각 연결되어 있다.
도 7을 참조하면, 기판(300)에 반도체 칩(302)을 부착하고 와이어 본딩을 수행한다. 이 때에 상기 A지점과 B지점을 인쇄회로 패턴(306)으로 서로 연결시키면, 사용되지 않는 솔더볼 패드(316)와 본드 핑거(314)를 활용할 수 있다. 그러나, 다른 인쇄회로 패턴(306)들이 상기 A 및 B지점을 감싸고 있어서 이를 연결하는 것이 불가능하다. 도면에서 참조부호 304는 일반적인 본드 핑거를 가리키고, 308은 일반적인 솔더볼 패드를 각각 가리킨다.
도 8을 참조하면, 상기 A 및 B지점, 즉 사용되지 않는 솔더볼 패드(316)와 사용되지 않는 본드 핑거(314)와 연결된 인쇄회로 패턴들을 추가된 와이어 본딩(318)으로 서로 연결한다. 따라서, 인쇄회로 기판(306)을 이용하지 않고 와이어 본딩을 이용함으로써 기판의 디자인 변경없이 기존의 기판을 그대로 사용할 수있다. 상기 추가된 와이어 본딩부(318)이 형성되는 인쇄회로 패턴(306)의 폭은 와이어 본딩이 가능한 정도, 즉 스티치(Stitch) 본드 및 볼(ball) 본드가 형성될 수 있는 폭이면 된다. 만약 인쇄회로 패턴(306)의 폭이 스티치(Stitch) 본드 및 볼(ball) 본드가 형성될 수 없을 정도의 가는 폭이라면, 본드 핑거와 같은 패드를 추가로 형성하는 것이 바람직하다.
상기 제1 및 제2 실시예에서는 본드 핑거가 솔더볼 패드의 바깥쪽에 형성되는 경우를 예시적으로 설명하였다. 그러나, 본드 핑거가 솔더볼 패드의 안쪽에 형성된 경우에도 본 발명을 적용하는 것이 가능하다. 따라서, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 추가된 와이어 본딩부를 이용하여 기판의 디자인 변경없이 반도체 패키지를 제조함으로써, 첫째 단층 기판, 이중층 기판 및 다층 기판을 사용할 경우 기판에 관통홀(Micro-via hole)을 새로 추가하여 디자인을 변경하지 않고도 반도체 패키지를 패키징할 수 있기 때문에 두께가 얇은 소형화된 반도체 패키지를 구현할 수 있다. 둘째, 기판 디자인의 변경에 소요되는 비용을 절감함으로써 반도체 패키지의 제조비용을 절감할 수 있다. 셋째, 변경된 기판을 사용할 경우 초기에 발생할 수 있는 공정불량을 억제할 수 있다.

Claims (22)

  1. 통상적으로 사용되는 본드 핑거 및 솔더볼 패드 외에 사용되지 않는 본드 핑거 및 솔더볼 패드를 포함하는 기판;
    상기 기판 위에 탑재되고 상면에 다수개의 본드 패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 통상적으로 사용되는 본드 핑거를 연결하는 정상적인 와이어 본딩부;
    상기 사용되지 않은 솔더볼 패드와 연결된 제1 본드 핑거와, 상기 사용되지 않는 제2 본드 핑거를 연결하는 추가된 와이어 본딩부;
    상기 반도체 칩, 상기 정상적인 와이어 본딩부 및 상기 추가된 와이어 본딩부를 봉합하는 봉합제(Encapsulant); 및
    상기 기판 아래에서 상기 솔더볼 패드와 연결된 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 기판은 상부에 인쇄회로 패턴이 있는 단층 기판인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 기판은 이중층(double layer) 기판 및 다중기판(multi layer) 기판 중에서 선택된 하나인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판은 상기 정상적인 와이어 본딩 및 추가된 와이어 본딩이 수행되는 본드 핑거 및 솔더볼 패드 영역에 솔더 마스크가 형성되지 않는 기판인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 추가된 와이어 본딩부는 기판의 상부에 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 추가된 와이어 본딩부는 기판의 상부에서 반도체 칩이 탑재된 바깥영역에 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 추가된 와이어 본딩부는 하나 또는 다수개인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩은 상기 기판에 접착제(adhesive)를 이용하여 부착된 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 추가된 와이어 본딩부의 제1 본드 핑거는, 상기 기판에서 인쇄회로 패턴을 추가로 연장하여 만들어진 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 본드 핑거는 다른 본드 핑거와 같은 패드 형태인 것을 특징으로 하는 반도체 패키지.
  11. 통상적으로 사용되는 본드 핑거 및 솔더볼 패드 외에 사용되지 않는 본드 핑거 및 솔더볼 패드를 포함하는 기판;
    상기 기판 위에 탑재되고 상면에 다수개의 본드 패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 통상적으로 사용되는 본드 핑거를 연결하는 정상적인 와이어 본딩부;
    상기 사용되지 않은 솔더볼 패드와 연결된 인쇄회로 패턴과, 상기 사용되지 않은 본드 핑거와 연결된 인쇄회로 패턴끼리를 서로 연결하는 추가된 와이어 본딩부;
    상기 반도체 칩, 상기 정상적인 와이어 본딩부 및 추가된 와이어 본딩부를 봉합하는 봉합제; 및
    상기 기판 아래에서 상기 솔더볼 패드와 연결된 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 추가된 와이어 본딩부의 인쇄회로 패턴은 와이어 본딩이 가능한 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  13. 통상적으로사용되는 본드 핑거 및 솔더볼 패드 외에 사용되지 않는 본드 핑거와 솔더볼 패드를 포함하는 기판에 추가된 와이어 본딩부를 형성하기 위한 제1 본드 핑거를 만드는 단계;
    상기 기판 위에 상면에 다수개의 본드 패드가 형성된 반도체 칩을 접착제를 사용하여 부착하는 단계;
    상기 반도체 칩이 부착된 기판에 반도체 칩의 본드패드와 기판에서 통상적으로 사용하는 본드핑거를 연결하는 정상적인 와이어 본딩과, 상기 새로 만든 제1 본드 핑거와 사용되지 않는 본드 핑거를 연결하는 추가된 와이어 본딩을 수행하는 단계;
    상기 반도체 칩과, 상기 와이어를 덮는 봉합(Encapsulation) 공정을 수행하는 단계; 및
    상기 기판 상부의 솔더볼 패드와 연결된 기판 하부의 솔더볼 패드에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 제1 본드 핑거는 사용되지 않는 솔더볼 패드와 새로운 인쇄회로 패턴으로 연결된 본드 핑거인 것을 특징으로 하는 반도체 패키지 제조방법.
  15. 제13항에 있어서,
    상기 기판은 단층, 이중층 및 다층 기판 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지 제조방법.
  16. 제13항에 있어서,
    상기 추가된 와이어 본딩은 기판의 상부에서 반도체 칩이 부착된 바깥 영역에서 수행하는 것을 특징으로 하는 반도체 패키지 제조방법.
  17. 제13항에 있어서,
    상기 추가된 와이어 본딩은 하나 혹은 다수인 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 통상적으로 사용되는 본드 핑거 및 솔더볼 패드 외에 사용되지 않고 인쇄회로 패턴이 연결된 상태의 본드 핑거와 솔더볼 패드를 포함하는 기판을 준비하는 단계;
    상기 기판 위에 상면에 다수개의 본드 패드가 형성된 반도체 칩을 접착제를 사용하여 부착하는 단계;
    상기 반도체 칩이 부착된 기판에 반도체 칩의 본드패드와 기판에서 통상적으로 사용하는 본드핑거를 연결하는 정상적인 와이어 본딩과, 상기 사용되지 않는 본드 핑거와 솔더볼 패드를 연결하기 위한 추가된 와이어 본딩을 수행하는 단계;
    상기 반도체 칩과, 상기 와이어를 덮는 봉합(Encapsulation) 공정을 수행하는 단계; 및
    상기 기판 상부의 솔더볼 패드와 연결된 기판 하부의 솔더볼 패드에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제18항에 있어서,
    상기 추가된 와이어 본딩은 기판 상부에서 상기 반도체 칩이 부착된 바깥영역에서 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 제18항에 있어서,
    상기 추가된 와이어 본딩은 상기 사용되지 않은 본드 핑거와 연결된 인쇄회로 패턴과, 상기 사용되지 않는 솔더볼 패드와 연결된 인쇄회로 패턴을 서로 연결하는 것을 특징으로 하는 반도체 패키지 제조방법.
  21. 제18항에 있어서,
    상기 기판은 단층, 이중층 및 다층 기판 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지 제조방법.
  22. 제18항에 있어서,
    상기 추가된 와이어 본딩은 하나 혹은 다수인 것을 특징으로 하는 반도체 패키지 제조방법.
KR10-2001-0005945A 2001-02-07 2001-02-07 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지 Expired - Fee Related KR100400032B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0005945A KR100400032B1 (ko) 2001-02-07 2001-02-07 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US10/055,266 US7307352B2 (en) 2001-02-07 2002-01-22 Semiconductor package having changed substrate design using special wire bonding

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0005945A KR100400032B1 (ko) 2001-02-07 2001-02-07 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020065765A KR20020065765A (ko) 2002-08-14
KR100400032B1 true KR100400032B1 (ko) 2003-09-29

Family

ID=19705451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0005945A Expired - Fee Related KR100400032B1 (ko) 2001-02-07 2001-02-07 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지

Country Status (2)

Country Link
US (1) US7307352B2 (ko)
KR (1) KR100400032B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089647B1 (ko) * 2009-10-26 2011-12-06 삼성전기주식회사 단층 패키지 기판 및 그 제조방법
US11658131B2 (en) 2020-06-08 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor package with dummy pattern not electrically connected to circuit pattern

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050194665A1 (en) * 2003-01-21 2005-09-08 Huang Chien P. Semiconductor package free of substrate and fabrication method thereof
JP3986989B2 (ja) * 2003-03-27 2007-10-03 松下電器産業株式会社 半導体装置
KR20060079754A (ko) * 2003-06-25 2006-07-06 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 패키지용 칩 패드가 라우트된 리드 프레임
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
JP5103245B2 (ja) * 2008-03-31 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
KR100969695B1 (ko) 2008-03-31 2010-07-14 르네사스 일렉트로닉스 가부시키가이샤 동작모드를 스위칭할 수 있는 반도체장치
US20100052122A1 (en) * 2008-08-27 2010-03-04 Advanced Semiconductor Engineering, Inc. Wire bodning package structure
US8304921B2 (en) * 2009-11-13 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
TWI566356B (zh) * 2015-10-15 2017-01-11 力成科技股份有限公司 封裝結構及其製造方法
CN108960006B (zh) * 2017-05-19 2021-11-30 致伸科技股份有限公司 指纹识别模块及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362368A (ja) * 1986-09-03 1988-03-18 Nec Corp 集積回路装置
JPH02125630A (ja) * 1988-11-04 1990-05-14 Nec Corp 半導体装置
KR930011189A (ko) * 1991-11-13 1993-06-23 김광호 반도체 장치의 리이드 프레임 구조 및 와이어 본딩 방법
JP2000138251A (ja) * 1998-11-04 2000-05-16 Toshiba Corp 半導体装置及び配線基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136098A (ja) 1985-12-09 1987-06-19 富士通株式会社 高密度配線基板
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
TW345710B (en) * 1996-07-31 1998-11-21 Hitachi Chemical Co Ltd Chip supporting substrate for semiconductor package, semiconductor package and process for manufacturing semiconductor package
DE19703639A1 (de) * 1997-01-31 1998-08-06 Bosch Gmbh Robert Verfahren zur Herstellung von Bonddrahtverbindungen
US6323065B1 (en) * 1997-05-07 2001-11-27 Signetics Methods for manufacturing ball grid array assembly semiconductor packages
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US6118177A (en) * 1998-11-17 2000-09-12 Lucent Technologies, Inc. Heatspreader for a flip chip device, and method for connecting the heatspreader
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
KR100608608B1 (ko) * 2000-06-23 2006-08-09 삼성전자주식회사 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362368A (ja) * 1986-09-03 1988-03-18 Nec Corp 集積回路装置
JPH02125630A (ja) * 1988-11-04 1990-05-14 Nec Corp 半導体装置
KR930011189A (ko) * 1991-11-13 1993-06-23 김광호 반도체 장치의 리이드 프레임 구조 및 와이어 본딩 방법
JP2000138251A (ja) * 1998-11-04 2000-05-16 Toshiba Corp 半導体装置及び配線基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089647B1 (ko) * 2009-10-26 2011-12-06 삼성전기주식회사 단층 패키지 기판 및 그 제조방법
US11658131B2 (en) 2020-06-08 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor package with dummy pattern not electrically connected to circuit pattern
US12211806B2 (en) 2020-06-08 2025-01-28 Samsung Electronics Co., Ltd. Semiconductor package with dummy pattern not electrically connected to circuit pattern

Also Published As

Publication number Publication date
KR20020065765A (ko) 2002-08-14
US20020105077A1 (en) 2002-08-08
US7307352B2 (en) 2007-12-11

Similar Documents

Publication Publication Date Title
US5854512A (en) High density leaded ball-grid array package
JP5346578B2 (ja) 半導体アセンブリおよびその作製方法
US20040262734A1 (en) Stack type ball grid array package and method for manufacturing the same
US20070170570A1 (en) Integrated circuit package system including wide flange leadframe
US8481371B2 (en) Thin package system with external terminals and method of manufacture thereof
KR100400032B1 (ko) 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US20040188818A1 (en) Multi-chips module package
KR100292033B1 (ko) 반도체칩패키지및그제조방법
JPH11297917A (ja) 半導体装置及びその製造方法
US20080088005A1 (en) SIP package with small dimension
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
KR100299304B1 (ko) 반도체메모리모듈제조방법
KR200169583Y1 (ko) 볼 그리드 어레이 패키지
KR100390453B1 (ko) 반도체 패키지 및 그 제조방법
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100349561B1 (ko) Ｌｓｉ 패키지 및 그 인너리드 배선방법
KR20020028473A (ko) 적층 패키지
KR20040013736A (ko) 반도체 패키지 제조방법
KR100631944B1 (ko) Ｆｂｇａ 패키지
KR20050053246A (ko) 멀티 칩 패키지
KR20030056400A (ko) 칩크기 패키지 제조방법
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
JP3703662B2 (ja) 半導体装置
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
KR20040045696A (ko) 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010207

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030113

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030825

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20030919

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20030922

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060830

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20070903

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080904

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090914

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20100830

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110830

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20120831

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20130902

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20140901

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20150831

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20180831

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20190830

Start annual number: 17

End annual number: 17

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20210630