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KR100398874B1 - 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 Download PDF

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KR100398874B1
KR100398874B1 KR10-2001-0072687A KR20010072687A KR100398874B1 KR 100398874 B1 KR100398874 B1 KR 100398874B1 KR 20010072687 A KR20010072687 A KR 20010072687A KR 100398874 B1 KR100398874 B1 KR 100398874B1
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conductive layer
gate electrode
layer pattern
concentration impurity
impurity region
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이내인
이화성
김상수
이정일
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삼성전자주식회사
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Abstract

T자형 게이트 전극을 갖는 모스 트랜지스터 및 그 제조 방법을 제공한다. 이 모스 트랜지스터는 반도체기판 상에 T자형으로 배치된 게이트 전극, 게이트 전극 측면에 배치되어 반도체기판 상부를 덮는 L자형의 하부 스페이서 그리고 게이트 전극 양옆의 반도체기판에 형성된 저농도 불순물 영역, 중농도 불순물 영역 및 고농도 불순물 영역을 포함한다. 고농도 불순물 영역은 하부 스페이서 측면의 반도체기판에 배치되고, 중농도 불순물 영역은 고농도 불순물 영역 및 저농도 불순물 영역 사이에 배치된다. 이 트랜지스터의 제조 방법은 반도체기판 상에 T자형으로 게이트 전극을 형성한 후, 게이트 전극 양옆의 반도체기판에 저농도 불순물 영역을 형성하는 단계를 포함한다. 게이트 전극 측면에 배치되어, 저농도 불순물 영역의 상부로 연장된 수평돌출부를 갖는 L자형의 하부 스페이서를 형성한다. L자형의 하부 스페이서 및 게이트 패턴을 이온 주입 마스크로 사용하여, 고농도 불순물 영역 및 중농도 불순물 영역을 형성한다.

Description

티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조 방법{MOS Transistor With T-Shaped Gate Electrode And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 T자형 게이트 전극을 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
전자 산업의 발전에 따라, 반도체 장치는 고집적화 및 고속화된 특성을 갖는 것이 더욱 요구된다. 이러한 요구들을 만족시키기 위해, 다양한 구조를 갖는 모스 트랜지스터(MOS transistor)들이 반도체 장치에서 사용된다. 하지만, 종래 기술에 따른 모스 트랜지스터를 포함하는 반도체 장치들은 상기한 조건들을 모두 충족시키지 못하는 문제점을 갖는다.
도 1은 일반적인 모스 트랜지스터를 나타내는 공정 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에는 게이트 산화막(12) 및 게이트 패턴(14)이 차례로 배치된다. 상기 게이트 패턴(14)의 양쪽 측벽에는 게이트 스페이서(16)가 배치된다. 상기 게이트 스페이서(16) 옆쪽의 반도체기판(10)에는 고농도 불순물 영역(20)이 배치된다.
그런데, 반도체 장치의 고집적화에 따른 상기 게이트 패턴(14)의 미세화로 인해, 상기 고농도 불순물 영역(20) 사이의 간격, 즉 소오스/드레인 사이의 간격은 더욱 줄어들었다. 그 결과로서 발생하는 쇼트 채널 현상(short channel effect)은 반도체 장치의 특성을 악화시키는 주된 원인이 되고 있다.
이러한 쇼트 채널 현상을 최소화하기 위해, 일반적으로 도시한 바와 같이, 상기 게이트 스페이서(16) 하부의 반도체기판(10)에 저농도 불순물 영역(18)을 형성하는 방법이 사용된다. 이렇게 구성되는 상기 고농도 불순물 영역(20) 및 상기 저농도 불순물 영역(18)의 구조는 일반적으로 LDD 구조(structure of lightly doped drain)라고 불린다.
하지만, 상기 게이트 패턴(14)의 미세화에 따른 쇼트 채널 현상이 비록 상기 LDD 구조에 의해 최소화될지라도, 상기 게이트 패턴(14)을 더욱 미세하게 형성하는 것은 기술적 한계로 인한 어려움을 갖는 동시에 반도체 장치의 특성을 악화시키는 또다른 문제점들을 유발한다. 즉, 상기 게이트 패턴(14)의 미세화는 게이트 라인(gate line)의 저항을 증가시키고, 상기 게이트 패턴(14)과 상기 고농도 불순물 영역(20) 사이의 정전용량(capacitance)을 증가시킨다. 따라서, 상기 게이트 패턴(14)의 미세화는 반도체 장치의 고속화를 어렵게하는 원인이 된다.
도 2는 종래기술에 따른 모스 트랜지스터의 또다른 예로서, 최근 제안되고 있는 T자형 게이트 전극을 갖는 모스 트랜지스터(MOS transistor With T-shaped Gate Electrode)를 나타내는 공정 단면도이다. 이러한 T자형 게이트 전극을 갖는 모스 트랜지스터의 한 예는 T. Ghani 등이 발표한 논문에 개시된다.("100nm gate length high performance/low power CMOS transistor structure", IEDM Technical Digest, 1999, pp. 415-418)
도 2를 참조하면, 반도체기판(30) 상에는 게이트 산화막(32) 및 게이트 패턴(34)이 차례로 배치된다. 상기 게이트 패턴(34)은 언더컷 영역을 갖는 T자 형태인 것을 특징으로 한다. 상기 게이트 패턴(34)의 양쪽 측벽에는 상기 언더컷 영역을 채우는 게이트 스페이서(36)가 배치된다. 상기 게이트 스페이서(36) 옆쪽의 반도체기판(30)에는 고농도 불순물 영역(40)이 배치되고, 상기 게이트 스페이서(36)와 상기 언더컷 영역 하부의 반도체기판(40)에는 저농도 불순물 영역(38)이 형성된다.
이러한 게이트 패턴(34)을 포함하는 모스 트랜지스터에서는, 도 1에서 설명한 트랜지스터의 구조에 비해, 상기 고농도 불순물 영역(40)과 상기 게이트 패턴(34) 사이의 거리가 대략 상기 언더컷 영역의 폭만큼 더 이격된다. 따라서, 상기 게이트 패턴(34)과 상기 고농도 불순물 영역(40) 사이의 정전 용량을 감소시킬 수 있다. 또한, 상기 언더컷 영역의 폭만큼 반도체 장치의 채널(channel)의 폭을줄일 수 있다.
하지만, 상기 언더컷 영역의 폭 만큼 상기 저농도 불순물 영역(38)의 폭이 증가하여, 트랜지스터의 소오스/드레인 저항(Rsd)을 증가시키는 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 저항을 줄일 수 있는 T자형 게이트 전극을 갖는 모스 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 소오스/드레인 저항을 줄일 수 있는 중농도 불순물 영역을 포함하는 모스 트랜지스터를 제공하는 데 있다.
도 1 및 도 2는 종래 기술에 따른 모스 트랜지스터들을 설명하기 위한 공정 단면도들이다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 T자형 게이트 전극을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명의 바람직한 실시예에 따른 T자형 게이트 전극을 갖는 모스 트랜지스터를 나타내는 사시도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 L자형 스페이서를 사용하여 중농도 불순물 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 T자형으로 게이트 전극을 형성한 후, 상기 게이트 전극 양옆의 반도체기판에 저농도 불순물 영역을 형성하는 단계를 포함한다. 상기 게이트 전극 측면에 배치되어, 상기 저농도 불순물 영역의 상부로 연장된 수평돌출부를 갖는 L자형의 하부 스페이서를 형성한다. 상기 L자형의 하부 스페이서 및 상기 게이트 패턴을 이온 주입 마스크로 사용하여, 고농도 불순물 영역 및 중농도 불순물 영역을 형성한다.
상기 T자형으로 게이트 전극을 형성하는 단계는 상기 반도체기판 상에 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴을 형성한 후, 상기 하부 도전막패턴을 선택적으로 식각하는 단계를 포함하는 것이 바람직하다. 따라서, 상기 하부 도전막 패턴 및 상기 상부 도전막 패턴은 서로 식각 선택비를 갖는 물질막인 것이 바람직하다. 예를 들자면, 상기 하부 도전막 패턴은 실리콘 게르마늄 또는 질화 티타늄으로 형성하고, 상기 상부 도전막 패턴은 다결정 실리콘 또는 텅스텐으로 형성하는 것이 바람직하다. 또한, 상기 하부 도전막 패턴을 선택적으로 식각하는 단계는 등방성 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 상부 도전막 패턴의 가장자리의 하부에는 언더컷 영역이 형성된다
상기 L자형의 하부 스페이서를 형성하는 단계는 상기 T자형의 게이트 전극을 포함하는 반도체기판 전면에 하부, 중부 및 상부 절연막을 차례로 콘포말하게 형성하고, 이들 절연막들을 차례로 식각하여 L자형의 하부 및 중부 스페이서 그리고 상부 스페이서를 형성한 후, 상기 상부 및 중부 스페이서를 제거하는 단계를 포함하는 것이 바람직하다. 이때, 적어도 상기 상부 스페이서는 상기 상부 절연막을 이방성 식각의 방법으로 식각함으로써 형성하는 것이 바람직하다.
또한, 상기 하부 스페이서는 질화막, 산화질화막 또는 다결정 실리콘 중 한가지로 형성하고, 상기 중부 스페이서 및 상기 상부 스페이서는 각각 상기 하부 스페이서 및 상기 중부 스페이서에 대해 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 L자형 스페이서 및 중농도 불순물 영역을 포함하는 T자형 게이트 전극을 갖는 모스 트랜지스터를 제공한다. 이 모스 트랜지스터는 반도체기판 상에 T자형으로 배치된 게이트 전극, 상기게이트 전극 측면에 배치되어 상기 반도체기판 상부를 덮는 L자형의 하부 스페이서 그리고 상기 게이트 전극 양옆의 반도체기판에 형성된 저농도 불순물 영역, 중농도 불순물 영역 및 고농도 불순물 영역을 포함한다. 상기 고농도 불순물 영역은 상기 하부 스페이서 측면의 반도체기판에 배치되고, 상기 중농도 불순물 영역은 상기 고농도 불순물 영역 및 상기 저농도 불순물 영역 사이에 배치된다.
상기 게이트 전극은 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴으로 구성될 수도 있다. 이때, 상기 상부 도전막 패턴은 상기 하부 도전막 패턴보다 넓은 폭을 가짐으로써 그 하부에 언더컷 영역을 구비하는 것이 바람직하다. 또한, 상기 하부 스페이서는 상기 언더컷 영역을 채우는 수평 연장부를 더 구비할 수도 있다.
상기 하부 도전막 패턴 및 상기 상부 도전막 패턴은 서로 식각 선택비를 갖는 물질막으로 구성하는 것이 바람직하다. 예를 들자면, 상기 하부 도전막 패턴은 실리콘 게르마늄 또는 질화 티타늄이고, 상기 상부 도전막 패턴은 다결정 실리콘 또는 텅스텐으로 구성되는 것이 바람직하다.
상기 게이트 전극 및 상기 하부 스페이서 사이에는 표면 절연막이 개재될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막 패턴(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)을 포함하는 반도체기판 전면에 게이트 도전막을 형성한다. 상기 게이트 산화막(110)이 노출될 때까지 상기 게이트 도전막을 패터닝하여, 상기 활성영역을 가로지르는 게이트 패턴(140)을 형성한다. 이때, 상기 게이트 패턴(140)은 T자형태로 형성되어 언더컷 영역을 갖도록 한다.
상기 게이트 산화막(110)은 상기 활성영역에 노출된 반도체기판(100)을 열산화시키는 방법으로 형성하는 것이 바람직하다. 상기 게이트 도전막은 상기 게이트 산화막(110)을 포함하는 반도체기판 전면에 차례로 적층된 하부 도전막 및 상부 도전막으로 형성하는 것이 바람직하다. 상기 언더컷 영역을 갖는 게이트 패턴(140)을 형성하기 위해, 상기 상부 및 하부 도전막을 패터닝하여 차례로 적층된 하부 도전막 패턴(120) 및 상부 도전막 패턴(130)을 형성한 후, 상기 하부 도전막 패턴(120)을 선택적으로 식각한다. 이때, 상기 언더컷 영역 형성을 위한 선택적 식각 공정은 등방성 식각의 방법으로 실시되는 것이 바람직하다. 또한, 상기 언더컷 영역 형성을 위한 또다른 방법에는 상기 상부 도전막 패턴(130)까지 형성한 후, 등방성 식각의 방법으로 상기 하부 도전막을 식각하는 방법이 사용될 수도 있다. 이에 따라, 상기 상부 도전막 패턴(130)의 아래에는 상기 하부 도전막 패턴(120)의 측면이 식각된 언더컷 영역이 형성된다. 상기 상부 도전막 패턴(130) 및 상기 하부 도전막 패턴(120)은 상기 게이트 패턴(140)을 구성한다.
상기 게이트 패턴(140) 형성을 위한 식각 공정에서 상기 반도체기판(100)에 식각 손상이 발생하는 것을 최소화하기 위해, 상기 하부 도전막 패턴(120)과 상기 게이트 산화막(110)은 서로 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 또한, 상기 언더컷 영역 형성을 위한 선택적 식각 공정에서 식각 손상이 발생하는 것을 최소화하기 위해, 상기 하부 도전막 패턴(120)은 상기 상부 도전막 패턴(130) 및 게이트 산화막(110)에 대해 식각 선택비를 갖는 물질막으로 형성한다.
상기 물질막들(110, 120, 130) 사이의 식각 선택비를 고려할 경우, 상기 하부 도전막 패턴(120) 및 상기 상부 도전막 패턴(130)은 각각 실리콘 게르마늄(SiGe) 및 다결정 실리콘(Si)으로 형성하거나, 또는 각각 질화 티타늄(TiN) 및 텅스텐(W)으로 형성하는 것이 바람직하다.
한편, 상기 게이트 패턴(140)은 위에서 설명한 것처럼, 하부 및 상부 도전막 패턴(120, 130)의 두개 층으로 구성되는 것이 아니라, 단층의 물질막으로 형성될 수도 있다. 이러한 게이트 패턴(140)은 여전히 도전성 물질막인 동시에, 상기 게이트 산화막(110)에 대해 식각 선택비를 갖는 물질막인 것이 바람직하다. 따라서, 이경우에는 상기 게이트 패턴(140)을 다결정 실리콘으로 형성하는 것이 바람직하다.
또한, 상기 언더컷 영역을 형성하기 위해, 상기 게이트 패턴(140) 형성을 위한 식각 공정은 상기 게이트 산화막(110)에 대해 식각 선택비를 갖는 건식 식각의 방법일 수도 있다. 이때, 상기 건식 식각에 사용되는 플라즈마 상태의 식각 가스는 상기 게이트 산화막(110)에서 난반사되면서, 상기 게이트 패턴(140)에 언더컷 영역을 형성한다.
도 4를 참조하면, 상기 게이트 패턴(140) 형성을 위한 식각 공정에서 발생하는 식각 손상을 치유하기 위해, 상기 게이트 패턴(140)을 포함하는 반도체기판을 열산화시킨다. 이에 따라, 상기 언더컷 영역이 형성된 게이트 패턴(140)의 노출된 표면에는 표면 절연막(150)이 콘포말하게 형성된다. 상기 표면 절연막(150)은 상기 게이트 패턴(140) 양쪽 옆에 노출된 상기 게이트 산화막(110)의 상부면에도 형성될 수 있다.
상기 표면 절연막(150)을 포함하는 반도체기판에 대해, 상기 게이트 패턴(140)을 이온 주입 마스크로 사용하는 저농도 이온 주입 공정을 실시한다. 이에 따라, 상기 게이트 패턴(140) 양옆의 반도체기판(100)에는 저농도 불순물 영역(160)이 형성된다.
상기 저농도 불순물 영역(160)은 상기 언더컷 영역의 아래에도 형성되는 것이 바람직하며, 이를 위해 상기 저농도 이온 주입 공정은 상기 반도체기판(100)에 대해 경사진 이온 주입 공정을 사용할 수도 있다. 상기 게이트 산화막(110) 및 상기 표면 절연막(150)은 상기 저농도 이온 주입 공정에서 이온 채널링 방지막으로 사용된다.
도 5를 참조하면, 상기 저농도 불순물 영역(160)을 포함하는 반도체기판 전면에 차례로 적층된 하부 절연막(170), 중부 절연막(180) 및 상부 절연막(190)을 콘포말하게 형성한다.
이에 따라, 상기 하부 절연막(170)은 상기 표면 절연막(150)의 전면을 덮는 동시에, 상기 표면 절연막(150)과 함께 상기 게이트 패턴(140)의 언더컷 영역을 채운다. 상기 언더컷 영역이 좁을 경우, 상기 표면 절연막(150)만으로 상기 언더컷 영역을 채울 수도 있다.
이때, 상기 하부 절연막(170)은 상기 게이트 산화막(110) 및 상기 표면 절연막(150)에 대해, 즉 산화막에 대해 식각 선택비를 갖는 물질막인 것이 바람직하다. 또한, 상기 중부 절연막(180)은 상기 하부 절연막(170)에 대해 선택비를 갖는 물질막인 것이 바람직하고, 상기 상부 절연막(190)은 상기 중부 절연막(180)에 대해 식각 선택비를 갖는 물질막인 것이 바람직하다. 바람직하게는 상기 하부 절연막(170)은 질화막, 산화질화막 또는 다결정 실리콘 중 한가지로 형성하는 것이 바람직하고, 상기 중부 절연막(180) 및 상부 절연막(190)은 각각 산화막 및 질화막인 것이 바람직하다.
상기 중부 절연막(180)은 후속 공정에서 상기 상부 절연막(190)이 전부 제거될 때, 상기 하부 절연막(170)을 보호하기 위한 물질막이다. 따라서, 상기 상부 절연막(190)과 상기 하부 절연막(170)이 서로 선택비를 갖는 물질막일 경우에는, 상기 중부 절연막(180)을 형성하지 않을 수도 있다.
도 6을 참조하면, 상기 표면 절연막(150)이 노출될때까지, 상기 상부, 중부및 하부 절연막(190, 180, 170)을 차례로 이방성 식각한다. 이에 따라, 상기 상부 절연막(190)은 통상적인 모양을 갖는 상부 스페이서(195)를 형성한다. 이에 반해, 상기 중부 및 상기 하부 절연막(180, 170)은 각각 L자형태를 갖는 중부 스페이서(185) 및 하부 스페이서(175)를 형성한다.
이때, L자형태를 갖는 상기 하부 스페이서(175) 및 상기 중부 스페이서(185)는 모두 상기 상부 스페이서(195)의 하부에 배치되는 수평 돌출부를 갖는다. 즉, 상기 중부 스페이서(185)는 상기 하부 스페이서(175)의 수평 돌출부 상에 배치되고, 상기 상부 스페이서(195)는 상기 중부 스페이서(185)의 수평 돌출부 상에 배치된다.
상기 중부 및 하부 스페이서(185, 175)을 형성하기 위한 식각 공정은 등방성 식각의 방법이 사용될 수도 있다. 하지만, 적어도 상기 상부 스페이서(195) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시한다.
도 7을 참조하면, 상기 중부 스페이서(185) 및 상기 표면 절연막(150)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 상기 상부 스페이서(195)를 제거한다. 이후, 상기 하부 스페이서(175) 및 상기 게이트 패턴(140)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 상기 중부 스페이서(185)를 제거한다.
상기 상부 스페이서(195) 및 상기 중부 스페이서(185)의 제거 공정은 등방성 식각의 방법으로 실시하는 것이 바람직하다. 상기 중부 스페이서(185)가 산화막인 경우, 마찬가지로 산화막인 상기 표면 절연막(150) 및 상기 게이트 산화막(110) 역시 상기 중부 스페이서(185)를 제거하는 공정에서 식각될 수 있다. 이에 따라, 상기한 등방성 식각의 방법은, 도시한 바와 같이, 상기 하부 스페이서(175)의 하부에 언더컷 영역을 형성하는 표면 절연막 패턴(155) 및 게이트 산화막 패턴(115)을 형성한다. 그 결과, 상기 게이트 패턴(140)의 상부면 및 상기 하부 스페이서(175) 옆쪽의 반도체기판(100)은 노출된다. 또한, 동일한 이유때문에, 상기 표면 절연막 패턴(155)은 상기 게이트 패턴(140)보다 낮은 상부면을 형성한다.
상기 중부 스페이서(185)가 제거된 결과물에 대해, 상기 게이트 패턴(140) 및 상기 하부 스페이서(175)를 이온 주입 마스크로 사용하는 고농도 이온 주입 공정을 실시한다. 이에 따라, 상기 하부 스페이서(175) 옆쪽의 반도체기판(100)에는 고농도 불순물 영역(200)이 형성된다. 이때, 상기 하부 스페이서(175)의 수평 돌출부는 상기 고농도 이온 주입 공정에서 주입되는 이온들의 에너지를 감소시키는 역할을 한다. 이에 따라, 상기 하부 스페이서(175)의 수평 돌출부 아래에는 상기 고농도 불순물 영역(200)의 불순물 농도보다 낮은 농도의 불순물 영역, 즉 중농도 불순물 영역(205)이 형성된다.
이러한 중농도 불순물 영역(205)의 불순물 농도는 상기 하부 스페이서(175)의 수평 돌출부의 두께, 즉 상기 하부 절연막(170)의 두께에 의해 결정된다. 따라서, 상기 하부 절연막(170)의 두께는 상기 중농도 불순물 영역(205)에 형성하기를 원하는 불순물 농도를 고려하여 형성한다.
또한, 상기 고농도 불순물 영역(200)과 상기 게이트 패턴(140) 사이의 간격은 상기 하부 스페이서(175)의 수평 돌출부의 길이에 의해 결정된다. 한편, 상기 하부 스페이서(175)의 수평돌출부의 길이는 상기 중부 절연막(180) 및 상기 상부절연막(190)의 두께에 의해 결정된다.
그런데, 상기 상부 스페이서(195) 및 상기 하부 스페이서(175)를 동일한 물질막으로 형성할 경우, 등방성 식각의 방법이 사용되는 상기 상부 스페이서(195) 제거 공정동안 상기 하부 스페이서(175)의 수평돌출부의 측벽 역시 식각된다. 따라서, 상기 상부 스페이서(195) 제거 공정동안 상기 하부 스페이서(175)의 수평돌출부가 리세스되는 길이를 고려하여, 상기 중부 및 상부 절연막(180, 190)의 적층 두께를 결정하는 것이 바람직하다.
도 8을 참조하면, 통상적인 실리사이드 형성 공정을 실시하여, 노출된 상기 고농도 불순물 영역(200) 및 상기 게이트 패턴(140)의 상부면에 각각 접합영역 실리사이드(210) 및 게이트 실리사이드(215)를 형성한다.
상기 접합영역 실리사이드(210) 및 상기 게이트 실리사이드(215)는 코발트 실리사이드, 니켈 실리사이드 또는 텅스텐 실리사이드 중의 한가지인 것이 바람직하다. 또한, 상기한 바와 같이, 상기 표면 절연막 패턴(155)은 상기 게이트 패턴(140)보다 낮은 상부면을 갖기 때문에, 상기 실리사이드 형성 공정은 상기 게이트 패턴(140) 상부에서 더 넓은 반응 면적을 확보한다. 그 결과, 상기 게이트 실리사이드(215)는 상기 게이트 패턴(140)의 미세화에 따른 끊어짐 등의 현상을 유발하지 않고 안정적으로 형성될 수 있다.
도 9는 본 발명의 바람직한 실시예에 따른 모스 트랜지스터를 설명하기 위한 사시도이다.
도 9를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막 패턴(500)이 배치된다. 상기 활성영역의 소정영역 상부에는 게이트 산화막 패턴(115)이 배치된다.
상기 게이트 산화막 패턴(115) 상에는 언더컷 영역을 갖는 T자 형태의 게이트 패턴(140)이 상기 소자분리막 패턴(500)을 가로지르면서 배치된다. 상기 게이트 패턴(140)의 상부에는 게이트 실리사이드(215)가 더 배치될 수도 있다.
상기 게이트 패턴(140)의 측면에는 상기 게이트 산화막 패턴(115)의 상부로 연장된 수평 돌출부를 가지는 하부 스페이서(175)가 배치된다. 상기 하부 스페이서(175)와 상기 게이트 패턴(140) 및 상기 하부 스페이서(175)와 상기 게이트 산화막 패턴(115) 사이에는 표면 절연막 패턴(155)이 개재된다. 특히, 상기 표면 절연막 패턴(155)은 상기 하부 스페이서(175)와 함께 상기 게이트 패턴(140)의 언더컷 영역을 채운다. 이를 위해 상기 하부 스페이서(175)는 상기 언더컷 영역으로 연장된 수평 연장부를 더 가질 수도 있다.
상기 하부 스페이서(175) 옆쪽의 반도체기판(100)에는, 상기 게이트 패턴(140)과 이격되는 고농도 불순물 영역(200)이 배치된다. 상기 고농도 불순물 영역(200)의 상부에는 접합 영역 실리사이드(210)가 배치될 수도 있다.
상기 게이트 패턴(140)의 언더컷 영역 하부의 반도체기판(100)에는 저농도 불순물 영역(160)이 배치된다. 또한, 상기 하부 스페이서(175)의 수평돌출부 아래의 반도체기판(100)에는 중농도 불순물 영역(205)이 배치된다. 즉, 상기 중농도 불순물 영역(205)은 상기 고농도 및 저농도 불순물 영역(200, 160) 사이에 배치된다.
본 발명에 따르면, T자형 게이트 전극의 측면에 형성된 L자형의 스페이서를 사용하여, 고농도 및 저농도 불순물 영역의 사이에 중농도 불순물 영역을 형성한다. 이에 따라, T자형 게이트 전극을 갖는 트랜지스터의 장점, 즉, 정전용량의 감소, 채널 길이의 미세화 및 게이트 단면적의 증가 등과 중농도 불순물 영역이 갖는 장점, 즉 소오스/드레인 저항(Rsd)의 감소를 동시에 달성할 수 있다.

Claims (20)

  1. 반도체기판 상에 T자형 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 이온주입 마스크로 사용하는 저농도 이온 주입 공정을 실시하여, 상기 게이트 전극 양옆의 반도체기판에 저농도 불순물 영역을 형성하는 단계;
    상기 게이트 전극 측면의 상기 저농도 불순물 영역 상에, 차례로 적층되는 L자형 하부 스페이서, L자형 중부 스페이서 및 상부 스페이서를 형성하는 단계;
    상기 상부 및 중부 스페이서를 제거하여 상기 하부 스페이서를 노출시키는 단계; 및
    상기 하부 스페이서가 노출된 반도체기판에 대해 고농도 이온 주입 공정을 실시하여, 고농도 불순물 영역 및 중농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 T자형 게이트 전극을 형성하는 단계는
    상기 반도체기판 상에 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴을 형성하는 단계; 및
    상기 상부 도전막 패턴의 하부 가장자리에 언더컷 영역을 형성하도록, 상기 하부 도전막 패턴을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부 도전막 패턴 및 상기 상부 도전막 패턴은 서로 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 하부 도전막 패턴은 실리콘 게르마늄 또는 질화 티타늄으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  5. 제 2 항에 있어서,
    상기 상부 도전막 패턴은 다결정 실리콘 또는 텅스텐으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  6. 제 2 항에 있어서,
    상기 하부 도전막 패턴을 선택적으로 식각하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 전극을 포함하는 반도체기판 전면에 표면 절연막을 콘포말하게형성하는 단계를 더 포함하는 모스 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 스페이서는 질화막, 산화질화막 또는 다결정 실리콘 중 한가지로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 중부 스페이서는 상기 하부 스페이서에 대해 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 상부 스페이서는 상기 중부 스페이서에 대해 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 상부, 중부 및 하부 스페이서를 형성하는 단계는
    상기 T자형 게이트 전극을 포함하는 반도체기판 전면에 차례로 적층된 하부 절연막, 중부 절연막 및 상부 절연막을 콘포말하게 형성하는 단계; 및
    상기 상부, 중부 및 하부 절연막을 차례로 식각하되, 적어도 상기 상부 절연막은 이방성 식각의 방법으로 식각하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 게이트 전극을 형성하기 전에, 상기 반도체기판의 전면에 게이트 산화막을 형성하는 단계를 더 포함하는 모스 트랜지스터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 고농도 이온 주입 공정을 실시한 후, 상기 고농도 불순물 영역 및 상기 상부 도전막 패턴의 상부에 각각 접합 영역 실리사이드 및 게이트 실리사이드를 형성하는 단계를 더 포함하는 모스 트랜지스터의 제조 방법.
  14. 반도체기판 상에 배치되는 T자형 게이트 전극;
    상기 게이트 전극 측면에 배치되어, 상기 반도체기판 상부를 덮는 L자형의 하부 스페이서;
    상기 게이트 전극 양옆의 반도체기판에 형성된 저농도 불순물 영역;
    상기 하부 스페이서 측면의 반도체기판에 형성된 고농도 불순물 영역; 및
    상기 고농도 불순물 영역 및 상기 저농도 불순물 영역 사이에 배치되는 중농도 불순물 영역을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  15. 제 14 항에 있어서,
    상기 게이트 전극은 차례로 적층된 하부 도전막 패턴 및 상부 도전막 패턴을 포함하되, 상기 상부 도전막 패턴은 상기 하부 도전막 패턴보다 넓은 폭을 가짐으로써 그 하부에 언더컷 영역을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  16. 제 15 항에 있어서,
    상기 하부 스페이서는 상기 언더컷 영역을 채우는 수평 연장부를 더 구비하는 것을 특징으로 하는 모스 트랜지스터.
  17. 제 15 항에 있어서,
    상기 하부 도전막 패턴 및 상기 상부 도전막 패턴은 서로 식각 선택비를 갖는 물질막으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
  18. 제 15 항에 있어서,
    상기 하부 도전막 패턴은 실리콘 게르마늄 또는 질화 티타늄인 것을 특징으로 하는 모스 트랜지스터.
  19. 제 15 항에 있어서,
    상기 상부 도전막 패턴은 다결정 실리콘 또는 텅스텐인 것을 특징으로 하는 모스 트랜지스터.
  20. 제 14 항에 있어서,
    상기 게이트 전극 및 상기 하부 스페이서 사이에 개재되는 표면 절연막을 더 포함하는 모스 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790622B2 (en) 2007-07-14 2010-09-07 Samsung Electronics Co., Ltd. Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495662B1 (ko) * 2002-11-11 2005-06-16 삼성전자주식회사 반도체 소자 제조 방법
FR2848726B1 (fr) * 2002-12-16 2005-11-04 Commissariat Energie Atomique Transistor mis a grille auto-alignee et son procede de fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
JP4866609B2 (ja) * 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US6885072B1 (en) * 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100613352B1 (ko) * 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 Ｒｆ 모스 반도체 소자의 제조 방법
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
US7510922B2 (en) * 2006-01-26 2009-03-31 Freescale Semiconductor, Inc. Spacer T-gate structure for CoSi2 extendibility
US7622339B2 (en) * 2006-01-26 2009-11-24 Freescale Semiconductor, Inc. EPI T-gate structure for CoSi2 extendibility
US7678655B2 (en) * 2006-07-28 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer layer etch method providing enhanced microelectronic device performance
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
US20090212332A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Field effect transistor with reduced overlap capacitance
JP5547877B2 (ja) * 2008-05-23 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102009015715B4 (de) * 2009-03-31 2011-03-17 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
CN102420115B (zh) * 2011-03-30 2013-10-09 上海华力微电子有限公司 一种减小半导体器件中交叠电容的方法
US8698230B2 (en) * 2012-02-22 2014-04-15 Eastman Kodak Company Circuit including vertical transistors with a conductive stack having reentrant profile
US9165652B2 (en) 2012-08-20 2015-10-20 Freescale Semiconductor, Inc. Split-gate memory cells having select-gate sidewall metal silicide regions and related manufacturing methods
CN103943678B (zh) * 2013-01-22 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104037207A (zh) * 2013-03-07 2014-09-10 旺宏电子股份有限公司 记忆元件及其制造方法
US9087917B2 (en) * 2013-09-10 2015-07-21 Texas Instruments Incorporated Inner L-spacer for replacement gate flow
US9812577B2 (en) * 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9768261B2 (en) * 2015-04-17 2017-09-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US9530511B1 (en) * 2015-12-15 2016-12-27 United Microelectronics Corp. Operating method of memory device
US9812567B1 (en) 2016-05-05 2017-11-07 International Business Machines Corporation Precise control of vertical transistor gate length
US9935186B1 (en) * 2016-09-21 2018-04-03 International Business Machines Corporation Method of manufacturing SOI lateral Si-emitter SiGe base HBT
US10340352B2 (en) 2017-03-14 2019-07-02 Globalfoundries Inc. Field-effect transistors with a T-shaped gate electrode
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
JP2000195872A (ja) * 1998-12-28 2000-07-14 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
US6432779B1 (en) * 2000-05-18 2002-08-13 Motorola, Inc. Selective removal of a metal oxide dielectric
KR100374649B1 (en) * 2001-08-04 2003-03-03 Samsung Electronics Co Ltd Structure of semiconductor device and manufacturing method thereof
US6500743B1 (en) * 2000-08-30 2002-12-31 Advanced Micro Devices, Inc. Method of copper-polysilicon T-gate formation
US6891235B1 (en) * 2000-11-15 2005-05-10 International Business Machines Corporation FET with T-shaped gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790622B2 (en) 2007-07-14 2010-09-07 Samsung Electronics Co., Ltd. Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes

Also Published As

Publication number Publication date
KR20030042153A (ko) 2003-05-28
US7250655B2 (en) 2007-07-31
US20030094662A1 (en) 2003-05-22
US6716689B2 (en) 2004-04-06
US20040115896A1 (en) 2004-06-17

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