KR100396685B1 - Wiring of semiconductor device and method of manufacturing the same - Google Patents
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Abstract
고집적 소자에서 선택비가 우수한 습시각 방법을 이용하여 비트 라인 콘택 마진을 확보하기에 적당한 반도체 소자의 배선 및 그 제조방법에 관한 것으로 이와 같은 본 발명 반도체 소자의 배선은 기판과, 기판의 소정 영역 상에 소정 간격으로 기판과 절연된 게이트 전극과, 게이트 전극 상부에 적층된 게이트 캡 절연막과, 게이트 전극 양측면에 형성된 게이트 측벽 절연막과, 게이트 전극 양측의 기판에 형성된 불순물 영역과, 게이트 전극 사이에 형성된 불순물 영역과 콘택된 플러그층과, 기판 전면에 형성된 층간 절연막과, 플러그층과 접촉되도록 층간 절연막 상에 형성된 전도층을 포함하여 구성된다.The present invention relates to a wiring of a semiconductor device and a method of manufacturing the same, which are suitable for securing a bit line contact margin by using a wet-view method having a high selection ratio in a highly integrated device. A gate insulating film formed on both sides of the gate electrode, an impurity region formed on both sides of the gate electrode, and an impurity region formed between the gate electrode and the gate electrode. An interlayer insulating film formed on the entire surface of the substrate, and a conductive layer formed on the interlayer insulating film so as to be in contact with the plug layer.
Description
본 발명은 반도체 소자의 배선에 관한 것으로, 특히 고집적 소자에서 선택비가 우수한 습식각 방법을 이용하여 비트라인 콘택 마진을 확보하기에 적당하도록한 반도체 소자의 배선 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring of a semiconductor device, and more particularly, to a wiring of a semiconductor device and a method of manufacturing the same, which are suitable for ensuring a bit line contact margin by using a wet etching method having a high selection ratio in a highly integrated device.
이하 첨부 도면을 참조하여 종래의 반도체 소자의 배선 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a conventional semiconductor device wiring will be described with reference to the accompanying drawings.
종래의 반도체 소자의 배선 제조방법은 도 1a 내지 1c에 도시한 바와 같다.A conventional method of manufacturing a wiring of a semiconductor element is as shown in Figs. 1A to 1C.
먼저 도 1a에서와 같이 기판(1)상에 산화막과 폴리 실리콘 및 질화막을 차례로 증착하고 기판(1) 전면에 감광막을 도포한 후 소정 영역을 노광 및 현상 공정으로 선택적으로 패터닝한다. 이어서 패터닝된 감광막을 마스크로 이용하여 질화막과 폴리 실리콘과 산화막을 차례로 식각하여 패터닝된 소정 영역에 게이트 캡 질화막 (4)과 게이트 전극(3)과 게이트 산화막(2)을 형성한다.First, as shown in FIG. 1A, an oxide film, a polysilicon film, and a nitride film are sequentially deposited on the substrate 1, a photoresist film is coated on the entire surface of the substrate 1, and a predetermined region is selectively patterned by an exposure and development process. Next, the gate cap nitride film 4, the gate electrode 3, and the gate oxide film 2 are formed on the patterned predetermined region by successively etching the nitride film, the polysilicon film, and the oxide film using the patterned photoresist film as a mask.
그리고 상기의 게이트 캡 질화막(4)과 게이트 산화막(2) 및 게이트 전극(3)을 마스크로 이용하여 게이트 전극(3) 양측 기판(1)내에 저농도 소오스/드레인 영역 (5)을 형성한다.The low concentration source / drain regions 5 are formed in the substrate 1 on both sides of the gate electrode 3 using the gate cap nitride film 4, the gate oxide film 2 and the gate electrode 3 as masks.
이어서 전면에 질화막을 증착하여 이방성 식각으로 게이트 전극(3) 측면에 게이트 측벽 질화막(6)을 형성한다.Subsequently, a nitride film is deposited on the entire surface to form a gate sidewall nitride film 6 on the side of the gate electrode 3 by anisotropic etching.
그리고 상기 게이트 측벽 질화막(6)을 갖춘 게이트 전극(3) 양측의 기판(1) 내에 고농도 소오스/드레인 영역(7)을 형성한다.High concentration source / drain regions 7 are formed in the substrate 1 on both sides of the gate electrode 3 provided with the gate sidewall nitride film 6.
도 1b에 도시한 바와 같이 전면에 산화막을 증착하고 평탄화를 위한 층간 산화막(8)을 형성한다. 그리고 전면에 감광막(9)을 도포한 후 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다.An oxide film is deposited on the entire surface and an interlayer oxide film 8 for planarization is formed as shown in FIG. Then, the photoresist film 9 is coated on the entire surface, and then the photoresist film is selectively patterned by the exposure and development processes.
도 1c에 도시한 바와 같이 패터닝된 감광막(9)을 마스크로 이용하여 이방성 식각으로 상기 층간 산화막(8)을 제거하여 상기 게이트 전극(3) 사이의 고농도 소오스/드레인 영역(7)이 드러나도록 콘택홀을 형성한다. 이어서 상기 콘택홀의 측면에 측벽절연막(10)을 형성한다.The interlayer oxide film 8 is removed by anisotropic etching using the patterned photoresist film 9 as a mask so as to expose the high concentration source / drain regions 7 between the gate electrodes 3, Thereby forming a hole. Subsequently, a sidewall insulating film 10 is formed on the side surface of the contact hole.
그리고 상기의 고농도 소오스/드레인 영역(7)과 콘택되도록 전면에 금속을 증착하고 패터닝하여 비트라인(10)을 형성하므로써 종래에 따른 반도체 소자의 배선 제조를 완성한다.Then, metal is deposited on the entire surface to be in contact with the high-concentration source / drain region 7 and patterned to form the bit line 10, thereby completing the fabrication of the conventional semiconductor device.
상기와 같이 제조된 종래의 반도체 소자의 배선 제조방법은 다음과 같은 문제가 있다.The conventional method of manufacturing a wiring of a semiconductor device as described above has the following problems.
첫째, 질화막과 산화막의 식각 선택비 문제로 인하여 정확한 셀프 얼라인 콜택을 형성하기가 어렵다.First, it is difficult to form an accurate self-aligning contact due to the problem of etching selectivity between the nitride film and the oxide film.
둘째, 기판의 소오스/드레인 영역이 드러나도록 층간절연막을 충분히 식각 (over etch)하여야 하는데 셀프 얼라인 콘택공정은 충분한 과도 식각을 하기가 어렵기 때문에 비트라인 콘택이 오픈될 우려가 있다.Secondly, the interlayer insulating film must be etched sufficiently to expose the source / drain regions of the substrate. However, since the self-aligned contact process is difficult to perform sufficient transient etching, the bit line contact may open.
세째, 비트라인 콘택 형성을 위한 깊이가 깊을 경우에는 식각시 감광막의 손실로 인하여 콘택을 위한 임계치수가 확장될 수 있다.Third, when the depth for forming the bit line contact is deep, the threshold value for the contact can be extended due to the loss of the photoresist film during etching.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 고집적 소자에서 비트라인 콘택 마진을 확보하기에 적당한 반도체 소자의 배선 및 그 제조 방법을 제공하는 데 그 목적이 있다.It is an object of the present invention to provide a wiring of a semiconductor device suitable for securing a bit line contact margin in a highly integrated device and a method of manufacturing the same.
도 1a 내지 도 1b는 종래 반도체 소자의 배선 제조방법을 나타낸 공정단면도1A to 1B are cross-sectional views showing a process for manufacturing a wiring of a conventional semiconductor device
도 2는 본 발명 반도체 소자의 배선 단면을 나타낸 도면2 is a cross-sectional view of a wiring of a semiconductor device of the present invention
도 3a 내지 3e는 본 발명 반도체 소자의 배선 제조방법을 나타낸 공정단면도Figs. 3A to 3E are cross-sectional views showing a process for manufacturing a wiring of a semiconductor device according to the present invention
* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]
21: 기판 22: 게이트 산화막21: substrate 22: gate oxide film
23: 게이트 전극 24: 게이트 캡 질화막23: gate electrode 24: gate cap nitride film
25: 저농도 소오스/드레인 영역 26: 고농도 소오스/드레인 영역25: Low concentration source / drain region 26: High concentration source / drain region
27: 게이트 측벽 질화막 28: 제 1 층간 산화막27: gate side wall nitride film 28: first interlayer insulating film
29,32: 감광막 30: 폴리 실리콘 플러그29, 32: photosensitive film 30: polysilicon plug
31: 제 2 층간 산화막 33: 비트 라인31: second interlayer oxide film 33: bit line
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 배선은 기판과,상기 기판의 소정 영역 상에 소정 간격으로 상기 기판과 절연된 게이트 전극과, 상기 게이트 전극 상부에 적층된 게이트 캡 절연막과, 상기 게이트 전극 양측면에 형성된 게이트 측벽 절연막과, 상기 게이트 전극 양측의 상기 기판에 형성된 불순물 영역과, 상기 게이트 전극 사이에 형성된 상기 불순물 영역과 콘택된 플러그층과, 상기 기판 전면에 형성된 충간 절연막과, 상기 플러그층과 접촉되도록 상기 충간 절연막 상에 형성된 전도층을 포함하여 구성됨을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate; a gate electrode insulated from the substrate at predetermined intervals on a predetermined region of the substrate; a gate cap insulating film stacked on the gate electrode; A gate sidewall insulating film formed on both sides of the gate electrode, an impurity region formed on both sides of the gate electrode, a plug layer contacted with the impurity region formed between the gate electrode, an interlayer insulating film formed on the entire surface of the substrate, And a conductive layer formed on the interlayer insulating film so as to be in contact with the layer.
또한 상기와 같이 구성된 본 발명 반도체 소자의 배선 제조방법은 기판 준비하는 단계, 상기 기판의 소정 영역 상에 소정 간격을 갖도록 게이트 절연막과 게이트 전극을 형성하는 단계, 상기 게이트 전극 상부에 게이트 캡 절연막을 형성하는 단계, 상기 게이트 전극 양측의 상기 기판에 제 1 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측면에 게이트 측벽 절연막을 형성하는 단계, 상기 게이트 전극과 상기 게이트 측벽 절연막 양측의 상기 기판에 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극 사이의 제 1 불순물 영역과 제 2 불순물 영역이 드러나도록 콘택홀을 형성하는 단계, 상기 두개의 게이트 전극 사이의 상기 제 1, 제 2 불순물 영역과 콘택되도록 플러그층 형성하는 단계, 상기 플러그층 상에 콘택홀을 갖도록 상기 기판 전면에 층간 절연막을 형성하는 단계, 상기 플러그층상의 콘택홀을 통해 상기 플러그층과 접촉되도록 상기 층간 절연막 상에 전도층을 형성하는 단계를 포함하여 제조됨을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a gate insulation film on a substrate; forming a gate insulation film on the substrate; forming a gate cap insulation film on the gate insulation film; Forming a first impurity region on both sides of the gate electrode, forming a first impurity region on both sides of the gate electrode, forming a gate sidewall insulating film on both sides of the gate electrode, forming a second impurity region Forming a contact hole such that a first impurity region and a second impurity region are exposed between the gate electrodes, forming a plug layer to be in contact with the first and second impurity regions between the two gate electrodes Forming a contact hole on the plug layer; Characterized in that the step of forming a smoke screen, through a contact hole of the plug layer prepared by a step of forming a conductive layer on the interlayer insulation film to be in contact with the plug layer.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 배선 및 그 제조방법에 대하여 설명하면 다음과 같다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
먼저 본 발명의 반도체 소자의 배선은 도 2에 도시한 바와 같이 기판(21) 상의 소정 영역에 소정 간격을 갖고 형성된 두개의 게이트 전극(23)이 있고, 상기 게이트 전극(23) 하부에 게이트 산화막(22)이 적층되어 형성되어 있으며, 상기 게이트 전극(23) 상에 게이트 캡 질화막(24)이 적층되어 있다.2, the wiring of the semiconductor device of the present invention includes two gate electrodes 23 formed at predetermined intervals on a predetermined region of the substrate 21, and a gate oxide film 22 and a gate cap nitride film 24 are stacked on the gate electrode 23. [
그리고 상기 게이트 전극(23) 양측의 기판(21)내에 저농도 소오스/드레인 영역(25)이 형성되어 있으며 상기 게이트 전극(23) 양측면에 게이트 측벽 질화막(27)이 형성되어 있다.A low concentration source / drain region 25 is formed in the substrate 21 on both sides of the gate electrode 23 and a gate sidewall nitride film 27 is formed on both sides of the gate electrode 23.
그리고 상기 게이트 측벽 질화막(27)과 게이트 전극(23) 양측의 상기 기판 (21) 내에 고농도 소오스/드레인 영역 (26)이 형성되어 있다.A high concentration source / drain region 26 is formed in the substrate 21 on both sides of the gate sidewall nitride film 27 and the gate electrode 23.
그리고 소정 간격을 갖도록 형성된 게이트 전극(23) 사이에 폴리 실리콘 플러그(30)가 형성되어 있고, 상기 폴리 실리콘 플러그(30)상에 콘택홀을 갖도록 제 2 층간 산화막(31)이 기판(21) 전면 형성되어 있으며, 상기 콘택홀을 통해 상기 폴리 실리콘 플러그(30)와 콘택되도록 상기 제 2 층간 산화막(31)상에 걸쳐서 비트라인(33)이 형성되어 있다.A polysilicon plug 30 is formed between the gate electrodes 23 formed to have a predetermined gap and a second interlayer insulating film 31 is formed on the front surface of the substrate 21 so as to have a contact hole on the polysilicon plug 30 And a bit line 33 is formed on the second interlayer insulating film 31 to be in contact with the polysilicon plug 30 through the contact hole.
다음으로 본 발명 반도체 소자의 배선 제조방법은 도 3a 내지 3e에 도시한 바와 같다.Next, a method of manufacturing a wiring of a semiconductor device of the present invention is as shown in Figs. 3A to 3E.
먼저 도 3a에 도시한 바와 같이 기판(21) 상에 소정 간격을 갖도록 적층하여 게이트 산화막(22)과 게이트 전극(23)을 형성하고, 상기 기판(21) 전면에 질화막을 도포하여 이방성 식각으로 게이트 캡 질화막(24)을 형성한다.3A, a gate oxide film 22 and a gate electrode 23 are formed on the substrate 21 so as to have a predetermined gap therebetween, a nitride film is applied to the entire surface of the substrate 21, and anisotropically etched to form a gate A capping film 24 is formed.
그리고 상기 게이트 전극(23) 양측의 기판(21) 내에 저농도 소오스/드레인영역(25)을 형성하고, 상기 기판(21) 전면에 질화막을 도포하여 블랭크 식각으로 게이트 전극(23)의 양측면에 게이트 측벽 질화막(27)을 형성한다.A low concentration source / drain region 25 is formed in the substrate 21 on both sides of the gate electrode 23. A nitride film is applied to the entire surface of the substrate 21 and the gate sidewalls 23 are formed on both sides of the gate electrode 23 by blank etching. A nitride film 27 is formed.
그리고 상기 게이트 전극(23)과 게이트 측벽 질화막(27)을 마스크로 이용하여 상기 양측 기판(21) 전면에 고농도 소오스/드레인 영역(26)을 형성한다.A high concentration source / drain region 26 is formed on the entire surface of the both substrates 21 by using the gate electrode 23 and the gate sidewall nitride film 27 as a mask.
도 3b에 도시한 바와 같이 상기 기판(21) 전면에 화학기상 증착법으로 산화 막을 증착하여 제 1 층간 산화막(28)을 형성한다. 그리고 전면에 감광막(29)을 도포하고 소정부분을 노광 및 현상공정으로 선택적으로 패터닝하여 패터닝된 감광막 (29) 마스크로 습식각하여 상기 게이트 전극(23) 사이의 기판(21) 상에 형성된 고 농도 소오스/드레인 영역(26)이 드러나도록 제 1 층간 산화막(28)을 제거한다. 이때 습식각은 산화막의 선택비가 높은 식각 용액을 사용하므로 게이트 캡 질화막 (24)과 게이트 측벽 질화막(27)이 식각되어 반도체 소자의 배선과 쇼트될 우려가 없다.An oxide film is deposited on the entire surface of the substrate 21 by chemical vapor deposition to form a first interlayer oxide film 28 as shown in FIG. 3B. Then, a predetermined portion of the photoresist film 29 is selectively patterned by a photolithography process using a patterned photoresist 29 as a mask to form a high concentration The first interlayer insulating film 28 is removed so that the source / drain regions 26 are exposed. At this time, since the wet etching uses an etching solution having a high oxide selectivity ratio, there is no fear that the gate cap nitride film 24 and the gate side wall nitride film 27 are etched and short-circuited with the wiring of the semiconductor device.
도 3c에 도시한 바와 같이 상기 감광막(29)을 제거하고 상기 기판(21) 전면에 폴리 실리콘을 증착한다.The photoresist film 29 is removed and polysilicon is deposited on the entire surface of the substrate 21 as shown in FIG. 3C.
도 3d에 도시한 바와 같이 이방성 식각으로 상기 폴리 실리콘을 제거하여 상기 게이트 전극(23) 사이에 폴리 실리콘 플러그(30)를 형성한다. 이때 충분히 오버 에치를 하여 상기의 제 1 층간 산화막(28)도 식각한다. 이후에 상기 기판(21) 전면에 화학기상 증착법으로 산화막을 증착하여 제 2 층간 산화막(31)을 형성한다. 그리고 전면에 감광막(32)을 도포한 후 소정 부분을 노광 및 현상공정으로 선택적으로 패터닝한다.As shown in FIG. 3D, the polysilicon is removed by anisotropic etching to form the polysilicon plug 30 between the gate electrodes 23. At this time, the first interlayer oxide film 28 is etched by sufficiently over-etching. Thereafter, an oxide film is deposited on the entire surface of the substrate 21 by chemical vapor deposition to form a second interlayer oxide film 31. Then, the photoresist layer 32 is coated on the entire surface, and a predetermined portion is selectively patterned by the exposure and development processes.
도 3e에 도시한 바와 같이 패터닝된 감광막(32)을 마스크로 이용하여 상기 폴리 실리콘 플러그(30)를 식각 정지점(etch stop point)으로 사진 식각하여 제 2층간 산화막(31)을 제거하므로써 폴리 실리콘 플러그(30) 상측에 콘택홀을 형성한다.3E, the polysilicon plug 30 is etched at an etch stop point using the patterned photoresist 32 as a mask to remove the second interlayer oxide film 31, A contact hole is formed on the plug 30.
그리고 상기에 형성된 콘택홀을 통해 폴리 실리콘 플러그(30)와 콘택되도록 상기 기판(21) 전면에 알루미늄이나 텅스텐 및 기타 도전성을 갖는 물질을 증착하여 비트라인(33)을 형성하여 본 발명에 따른 반도체 소자의 배선 제조공정을 완료한다.Then, a bit line 33 is formed by depositing aluminum, tungsten, or other conductive material on the entire surface of the substrate 21 so as to be in contact with the polysilicon plug 30 through the contact holes formed in the above- Is completed.
상기와 같이 제조된 본 발명 반도체 소자의 배선 및 그 제조방법은 다음과 같은 효과가 있다.The wiring of the inventive semiconductor device manufactured as described above and the manufacturing method thereof have the following effects.
첫째, 고집적 소자일수록 게이트 전극과 게이트 전극 사이의 배선을 형성할 때 질화막과 산화막의 선택비가 높은 습식각을 이용하므로 셀프 얼라인 콘택 공정이 효과적으로 이루어진다.First, when a highly integrated device is used to form the wiring between the gate electrode and the gate electrode, a self-aligned contact process is effectively performed by using a wetting angle with a high selection ratio of a nitride film and an oxide film.
둘째, 비트 라인 배선 형성을 위한 콘택 식각시 폴리 실리콘 플러그 위까지만 콘택 식각을 하기때문에 콘택 식각 깊이가 낮아서 종래와 같은 두께의 감광막을 사용하여 식각할 경우 산화막과 감광막의 선택비 문제로 인하여 비트라인 콘택의 임계치수(Critical Dimension)가 확장되는 미스 얼라인 문제를 해결할 수 있다.Secondly, since the contact etch is performed only on the polysilicon plug in the contact etching for forming the bit line wiring, the contact etch depth is low, so that when etching is performed using the conventional photoresist, the bit line contact It is possible to solve the misalignment problem in which the critical dimension of the image is expanded.
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|---|---|---|---|---|
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-
1996
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| KR100567043B1 (en) * | 1998-10-27 | 2006-06-16 | 주식회사 하이닉스반도체 | Plug formation method of semiconductor device |
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