KR100390827B1 - Test pattern for confirming if contact plugs of semiconductor device are short-circuited and method of fabricating the same - Google Patents
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Abstract
비트라인 콘택 플러그 전부를 한쪽 전극에 연결하고 스토리지 콘택 플러그 전부를 다른쪽 전극에 연결한 후 두 전극 사이에 전류가 흐르는지를 측정함으로써 두 콘택 플러그 사이의 절연 여부를 정확하게 판단할 수 있는 테스트 패턴 및 그 제조방법에 관한 것으로, 비트라인 콘택 플러그들이 워드라인과 평행한 방향으로 서로 연결되고, 스토리지 콘택 플러그들이 워드라인에 평행한 방향으로 서로 연결되며, 상기 각각의 연결선들이 서로 반대방향에 위치하는 전극들에 각각 연결된 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴을 제공한다.A test pattern that accurately determines whether the two contact plugs are insulated by connecting all of the bitline contact plugs to one electrode and connecting all of the storage contact plugs to the other electrode and measuring whether current flows between the two electrodes. A manufacturing method comprising: electrodes in which bit line contact plugs are connected to each other in a direction parallel to a word line, storage contact plugs are connected to each other in a direction parallel to the word line, and the respective connecting lines are located in opposite directions to each other. A test pattern for checking whether a short between contact plugs in a semiconductor device connected to each other is provided.
Description
본 발명은 반도체소자에 있어서의 콘택플러그간 단락 여부 확인을 위한 테스트 패턴 및 그 제조방법에 관한 것이다.The present invention relates to a test pattern and a method of manufacturing the same for checking whether a short circuit occurs between contact plugs in a semiconductor device.
DRAM셀이 고집적화되면서 셀의 크기가 작아지게 되는데 특히 콘택 크기가 작아지면서 정렬이 심각한 문제가 되고 있다. 이로 인해 기존에는 도 1a의 점선 타원으로 표시된 비트라인 콘택 플러그(드레인과 비트라인을 연결)(6)와 스토리지 콘택 플러그(소오스와 커패시터를 연결)(7)를 홀(hole)형태로 분리해서 형성하였으나, 최근에 와서 콘택 크기가 작아지면서 정렬마진이 부족하게 되어 상기 두 콘택을 홀 형태로 분리해서 형성하는 것이 어려워지게 되었다.As DRAM cells become highly integrated, the size of the cells becomes smaller. In particular, as contact sizes become smaller, alignment becomes a serious problem. As a result, a bit line contact plug (connecting a drain and a bit line) 6 and a storage contact plug (connecting a source and a capacitor) 7, which are conventionally represented by a dotted oval in FIG. 1A, are formed by separating the holes into holes. However, in recent years, as contact sizes become smaller, alignment margins become insufficient, making it difficult to form the two contacts separately in the form of holes.
그리하여 최근에 와서 상기와 같은 문제를 해결하고자 상기 두 콘택을 처음부터 분리하지 않고 도 1a와 같이 두 콘택을 분리되지 않은 T자 형태로 형성한 후, 폴리실리콘을 증착하고 CMP를 이용하여 상기 두 콘택 플러그를 분리시키는 공정이개발되게 되었다. 하지만 이러한 공정에서 한 가지 문제점이 제기되는데, 상기 두 콘택 플러그를 분리시키기 위한 CMP공정 진행후에 두 콘택 플러그가 확실히 절연이 되었는지 정확하게 판단하는 방법이 없다는 것이다.Thus, in order to solve the above problems, the two contacts are formed in an unshaped T shape as shown in FIG. 1A without separating the two contacts from the beginning, and then polysilicon is deposited and the two contacts are made using CMP. A process for separating plugs has been developed. However, one problem is raised in this process, and there is no method of accurately determining whether two contact plugs are insulated after the CMP process for separating the two contact plugs.
다음은 상기에 개발된 공정의 세부 사항을 통해 제기된 문제점이 어떻게 나타나는지에 대한 설명이다.The following is a description of how the problems raised through the details of the process developed above appear.
상기 두 콘택을 분리하지 않은 T자 형태로 형성하는 공정의 평면과 단면을 도 1에, 콘택 형성후 폴리실리콘을 증착하고 CMP를 이용하여 두 콘택 플러그를 분리시키는 공정의 평면과 단면을 도 2에 나타내었다. 도 1a에서 비트라인 콘택(6)과 스토리지 콘택(7)을 형성하기 위하여 T자 형태의 마스크를 이용하여 산화막(5)을 식각할 경우, 워드라인(2)은 워드라인 하드마스크 질화막(3)으로 인하여 식각되지 않고 워드라인 사이의 콘택 부분만 식각된다. 이때 워드라인 하드마스크 질화막(3)도 오픈된 곳에서 조금 식각되고, 또한 스페이서 질화막(4)까지 식각하게 되면 도 1b와 도 1c와 같이 질화막 사이에 단차가 생기게 된다.FIG. 1 is a plan view and a cross section of a process of forming the T contact without separating the two contacts, and FIG. 2 is a plan view and a cross section of a process of depositing polysilicon after forming a contact and separating two contact plugs using CMP. Indicated. In FIG. 1A, when the oxide film 5 is etched by using a T-shaped mask to form the bit line contact 6 and the storage contact 7, the word line 2 is a word line hard mask nitride film 3. Due to this, only the contact portions between the word lines are etched without etching. In this case, when the word line hard mask nitride film 3 is also etched slightly and the spacer nitride film 4 is etched, a step is formed between the nitride films as shown in FIGS. 1B and 1C.
상기 공정후에 플러그 폴리실리콘을 증착하고 CMP공정을 통해 비트라인 콘택 플러그(6)와 스토리지 콘택 플러그(7)가 서로 분리되어 형성된 평면을 도 2a에, 그 단면을 도 2b 및 2c에 나타내었는바, 하드마스크 질화막 단차가 생기는 부분에서 폴리실리콘 잔유물이 생기게 된다. 도 2b와 같이 워드라인에 평행한 폴리실리콘 잔유물(8)은 콘택 플러그 자체에 있는 것으로 문제가 되지 않지만, 도 2c에서처럼 워드라인에 수직한 폴리실리콘 잔유물(9)은 비트라인 콘택 플러그와 스토리지 콘택 플러그를 연결시키게 되어 상기 두 콘택 플러그 사이의 단락을 유발하게 된다.After the process, the plug polysilicon is deposited and the plane formed by separating the bit line contact plug 6 and the storage contact plug 7 from each other through the CMP process is shown in FIG. 2A and cross-sections thereof in FIGS. 2B and 2C. Polysilicon residues are generated at the portion where the hard mask nitride step is generated. The polysilicon residue 8 parallel to the wordline is not a problem as it is in the contact plug itself as in FIG. 2B, but the polysilicon residue 9 perpendicular to the wordline is as shown in FIG. 2C. Is connected to cause a short circuit between the two contact plugs.
도 2d는 이해를 돕기 위해 콘택 플러그 사이의 단락을 유발시키는 워드라인에 수직한 폴리실리콘 잔유물이 생기는 부분(10)을 입체적으로 나타낸 것이다.FIG. 2D shows three-dimensionally the portion 10 where polysilicon residues are formed perpendicular to the wordline causing short circuits between the contact plugs for clarity.
기존에 상기 폴리실리콘 잔유물로 인한 두 콘택 플러그 사이의 절연 여부를 확인하기 위해 진행하는 물리적인 관찰은 장시간이 소요되며, 또한 절연 여부가 정확하게 파악되지 않아 모든 공정 진행후 소자를 동작시켜야만 정확하게 파악할 수 있었다. 다른 방법으로는 단면 SEM관찰도 있지만 이 또한 장시간이 소요되고 절연 여부도 정확하게 파악되지 않을 뿐 아니라 웨이퍼를 손실시켜야 하는 단점도 있다.Previously, the physical observation proceeding to check the insulation between the two contact plugs due to the polysilicon residues takes a long time, and the insulation was not accurately understood, and thus the device could be accurately determined only after operating the process. . Another method is cross-sectional SEM observation, but this also takes a long time, does not accurately determine insulation, and has the disadvantage of losing the wafer.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 비트라인 콘택 플러그 전부를 한쪽 전극에 연결하고 스토리지 콘택 플러그 전부를 다른쪽 전극에 연결한 후 두 전극 사이에 전류가 흐르는지를 측정함으로써 두 콘택 플러그 사이의 절연 여부를 정확하게 판단할 수 있는 테스트 패턴 및 그 제조방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above-mentioned problem, and the connection between the two contact plugs by measuring whether the current flows between the two electrodes after connecting all of the bit line contact plugs to one electrode and all of the storage contact plugs to the other electrode. It is an object of the present invention to provide a test pattern and a method of manufacturing the same that can accurately determine whether or not insulation is performed.
상기 목적을 달성하기 위한 본 발명의 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴은 폴리실리콘의 CMP에 의해 형성되는 비트라인 콘택 플러그들이 워드라인과 평행한 방향으로 서로 연결되고, 폴리실리콘의 CMP에 의해 형성되는 스토리지 콘택 플러그들이 워드라인에 평행한 방향으로 서로 연결되며, 상기 비트라인콘택플러그들을 연결시킨 부분과 상기 스토리지콘택플러그들을 연결시킨 부분이 서로 반대방향에 위치하는 전극들에 각각 연결된 것을 특징으로 한다.In order to achieve the above object, a test pattern for checking whether a contact plug is shorted in a semiconductor device according to the present invention is connected to each other in a direction in which bit line contact plugs formed by CMP of polysilicon are parallel to word lines, The storage contact plugs formed by the CMPs are connected to each other in a direction parallel to the word line, and the portions connecting the bit line contact plugs and the portions connecting the storage contact plugs are connected to electrodes positioned opposite to each other. It is characterized in that the connection.
상기 목적을 달성하기 위한 본 발명의 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴 제조방법은 워드라인을 형성하는 단계, 상기 워드라인 상에 산화막을 형성하는 단계, 상기 산화막을 식각하여 상기 워드라인 사이를 노출시키는 비트라인 콘택과 스토리지 콘택을 형성하는 단계, 상기 콘택들을 포함한 전면에 폴리실리콘을 증착하는 단계, 및 상기 폴리실리콘을 CMP하여 비트라인 콘택 플러그와 스토리지 콘택 플러그를 서로 분리시켜 형성하는 공정에서 상기 비트라인 콘택 플러그들을 워드라인에 평행한 방향으로 서로 연결시키고 상기 스토리지 콘택 플러그들도 워드라인에 서로 평행한 방향으로 서로 연결시시키되, 상기 비트라인콘택플러그들을 연결시키는 부분과 상기 스토리지콘택플러그들을 연결시키는 부분을 서로 반대방향으로 뽑아 플러그전극에 각각 연결하는 단계를 포함하는 것을 특징으로 한다.In the semiconductor device of the present invention, a method of manufacturing a test pattern for checking whether a short circuit occurs between contact plugs may include forming a word line, forming an oxide film on the word line, and etching the oxide film. Forming a bit line contact and a storage contact exposing the word lines, depositing polysilicon on the front surface including the contacts, and separating the bit line contact plug and the storage contact plug from each other by CMP of the polysilicon. The bit line contact plugs are connected to each other in a direction parallel to the word line and the storage contact plugs are also connected to each other in a direction parallel to each other, but the portion connecting the bit line contact plugs and the storage The parts that connect the contact plugs to each other Pulling in the opposite direction characterized in that it comprises a step of connecting to each of the plug electrode.
도 1a 내지 도 1c는 종래의 비트라인 콘택과 스토리지 콘택을 T자형으로 동시에 형성하는 공정을 도시한 평면도 및 단면도,1A to 1C are plan views and cross-sectional views illustrating a process of simultaneously forming a conventional bit line contact and a storage contact in a T-shape;
도 2a 내지 도 2d는 종래의 비트라인 콘택 플러그와 스토리지 콘택 플러그를 동시에 형성 및 절연시키는 공정을 도시한 평면도 및 단면도,2A through 2D are plan and cross-sectional views illustrating a process of simultaneously forming and insulating a conventional bit line contact plug and a storage contact plug;
도 3은 본 발명의 일실시예에 의한 콘택 플러그간의 절연 여부 확인을 위한 테스트 패턴을 도시한 평면도,3 is a plan view showing a test pattern for checking the insulation between the contact plug according to an embodiment of the present invention,
도 4는 본 발명의 다른 실시예에 의한 콘택 플러그간의 절연 여부 확인을 위한 테스트 패턴을 도시한 평면도.Figure 4 is a plan view showing a test pattern for checking the insulation between the contact plug according to another embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1.활성영역 2.워드라인1.Active Area 2.Wordline
3.워드라인 하드마스크 4.워드라인 스페이서3.Wordline hard mask 4.Wordline spacer
5.절연막 6.비트라인 콘택5. Insulation film 6. Bit line contact
7.스토리지 콘택7.Storage contacts
15.비트라인 콘택들을 워드라인에 평행한 방향으로 절연시켜 주기위한 부분15.Parts to insulate bitline contacts in a direction parallel to the wordline
16.스토리지 콘택들을 워드라인에 평행한 방향으로 절연시켜 주기위한 부분16. Insulation to isolate the storage contacts in parallel to the word line
17.비트라인 콘택 플러그전극 18.스토리지 콘택 플러그전극17.Bit line contact plug electrode 18.Storage contact plug electrode
25,26.전극25,26.electrode
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3에 본 발명에 따른 반도체소자의 콘택 플러그 절연 테스트 패턴을 도시하였다. 도 3을 참조하면, 본래의 T자 형태의 패턴(19)에서 비트라인 콘택들을 워드라인(12)에 평행한 방향으로 절연시켜 주기 위한 부분(15)을 오픈시켜 상기 콘택들을 워드라인(12)에 평행한 방향으로 서로 연결한다. 또한 스토리지 콘택들도 워드라인(12)에 평행한 방향으로 절연시켜 주기 위한 부분(16)을 오픈시켜 상기 콘택들을 워드라인(12)에 평행한 방향으로 서로 연결한다. 상기와 같이 연결된 선들을 서로 반대쪽으로 뽑아 비트라인 콘택 플러그 전극(17)과 스토리지 콘택 플러그 전극(18)을 형성한다. 도 3에서, 도면부호 '11'은 활성영역이고, '13'은 워드라인스페이서이며, '14'는 절연막이다. 이때, 절연막(14)을 식각하여 비트라인 콘택 플러그 전극(17)과 스토리지 콘택 플러그 전극(18)이 형성될 부분을 오픈시킨 후 비트라인콘택들을 서로 연결하는 비트라인콘택플러그전극(17)을 형성하고, 스토리지콘택들을 서로 연결하는 스토리지콘택플러그전극(18)을 형성한다. 도3에서 스토리지콘택플러그전극(18)과 비트라인콘택플러그전극(17)은 서로 엇갈리는 빗살 모양이다.3 illustrates a contact plug insulation test pattern of the semiconductor device according to the present invention. Referring to FIG. 3, in the original T-shaped pattern 19, a portion 15 for insulating bit line contacts in a direction parallel to the word line 12 is opened, thereby opening the contacts to the word line 12. Connect to each other in a direction parallel to the. In addition, the storage contacts also open a portion 16 to insulate in a direction parallel to the word line 12 to connect the contacts to each other in a direction parallel to the word line 12. The connected lines are drawn to the opposite sides to form the bit line contact plug electrode 17 and the storage contact plug electrode 18. In Fig. 3, reference numeral '11' is an active region, '13' is a word line spacer, and '14' is an insulating film. At this time, the insulating layer 14 is etched to open the portion where the bit line contact plug electrode 17 and the storage contact plug electrode 18 are to be formed, and then form the bit line contact plug electrode 17 to connect the bit line contacts to each other. The storage contact plug electrode 18 is formed to connect the storage contacts to each other. In FIG. 3, the storage contact plug electrode 18 and the bit line contact plug electrode 17 are alternately comb-shaped.
상기 두 전극들 사이에 전류가 어느 정도 흐르는지를 측정하게 되면 두 콘택 플러그 사이의 절연 여부가 정확하게 파악되는 것이다.By measuring how much current flows between the two electrodes, the insulation between the two contact plugs is accurately determined.
한편, 비트라인 콘택과 스토리지 콘택을 홀 형태로 분리시켜 동시에 형성하는 경우에도 비트라인 콘택들을 워드라인에 평행한 방향으로, 스토리지 콘택들도 워드라인에 평행한 방향으로 연결한 후, 서로 반대쪽에 전극을 만들어 상기 두 콘택 플러그 사이의 절연 여부를 테스트하는 패턴을 형성할 수도 있다.Meanwhile, even when the bit line contact and the storage contact are separated and formed at the same time, the bit line contacts are connected in parallel to the word line and the storage contacts are connected in parallel to the word line. It may be formed to form a pattern for testing the insulation between the two contact plugs.
도 4는 다른 예에 따른 테스트패턴으로서, 비트라인(22) 형성후, 커패시터(스토리지 노드)를 상기 스토리지 콘택 플러그(21)와 연결시켜 주기 위한 2차 스토리지 콘택 플러그를 형성하기 위해 상기 플러그들이 서로 분리되지 않은 비트라인(22)에 수직한 라인 형태(28)로 형성하는 경우의 테스트 패턴의 상세한 모양을 나타낸 것이다.4 is a test pattern according to another example, wherein after the bit line 22 is formed, the plugs are connected to each other to form a secondary storage contact plug for connecting a capacitor (storage node) to the storage contact plug 21. The detailed shape of the test pattern in the case of forming the line form 28 perpendicular to the non-separated bit line 22 is shown.
이 경우 비트라인(22)에 수직한 방향으로 상기 플러그들의 절연 여부를 테스트하기 위하여 비트라인(22)에 평행한 방향으로 절연시켜 주기 위한 부분(24)을 오픈시켜 상기 콘택들을 비트라인(22)에 평행한 방향으로 서로 연결한 후, 인접한 상기 플러그 연결선들을 서로 반대 방향으로 뽑아서 전극(25,26)에 연결하는 경우도 실시할 수 있다.In this case, in order to test whether the plugs are insulated in a direction perpendicular to the bit line 22, a portion 24 for insulating in the direction parallel to the bit line 22 is opened to connect the contacts to the bit line 22. After connecting to each other in a direction parallel to the and then the adjacent plug connecting wires are drawn in the opposite direction to connect to the electrodes (25, 26) can also be carried out.
도 4에서 상기 2차 스토리지 콘택 플러그를 홀 형태(27)로 분리시켜 형성하는 경우에도 상기와 같은 방법으로 테스트 패턴을 형성할 수도 있다. 그리고 콘택 플러그 사이의 절연 방법으로 CMP공정이 아닌 다른 공정을 적용할 경우에도 상기와 같은 테스트 패턴들을 사용할 수 있다.In FIG. 4, even when the secondary storage contact plug is formed by separating the hole shape 27, the test pattern may be formed in the same manner as described above. In addition, the above test patterns may be used even when a process other than the CMP process is applied as an insulation method between the contact plugs.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
본 발명에 의하면, 기존의 절연 여부 확인을 위한 물리적 관찰이나 단면 SEM 관찰에서 필연적으로 발생하는 시간 및 웨이퍼의 손실을 감소시킬 뿐만 아니라, 콘택 플러그 사이의 절연 여부를 CMP 공정 진행후 인라인(In-line)에서 전기적으로 정확하게 확인할 수 있으며, 이때 절연되지 않은 부분이 있을 경우 바로 추가공정을 통하여 확실하게 절연시킨 후 후속공정을 진행할 수 있다. 따라서 절연되지 않은 웨이퍼들의 후속 공정 진행을 사전에 방지할 수 있으며, 상기 절연되지 않은 웨이퍼들의 공정 진행으로 인한 불필요한 공정 비용을 감소시킬 뿐만 아니라, 소자의 동작 실패를 감소시키고 신뢰성을 향상시켜 결과적으로 수율을 증가시킬 수 있다.According to the present invention, in addition to reducing the time and wafer loss inevitably occurred in the physical observation or cross-sectional SEM observation to check the existing insulation, in-line after the CMP process whether the insulation between the contact plug is in progress (In-line) In this case, you can check the electrical accuracy accurately. If there is any part that is not insulated, you can immediately insulate it through the additional process and proceed to the subsequent process. Therefore, subsequent processing of the non-insulated wafers can be prevented in advance, and not only the unnecessary processing cost due to the processing of the non-insulated wafers is reduced, but also the operation failure of the device and the improved reliability, resulting in the yield Can be increased.
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