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KR100389019B1 - 플라즈마 디스플레이 패널의 리셋회로 - Google Patents

플라즈마 디스플레이 패널의 리셋회로 Download PDF

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KR100389019B1
KR100389019B1 KR10-2000-0069421A KR20000069421A KR100389019B1 KR 100389019 B1 KR100389019 B1 KR 100389019B1 KR 20000069421 A KR20000069421 A KR 20000069421A KR 100389019 B1 KR100389019 B1 KR 100389019B1
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power supply
voltage
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Abstract

본 발명은 전원 온/오프시에 구동동작을 안정화 할 수 있도록 한 플라즈마 디스플레이 패널의 리셋회로에 관한 것이다.
이 플라즈마 디스플레이 패널의 리셋회로는 다수의 출력라인과 다수의 전원단자를 가지며 상기 출력라인을 통하여 플라즈마 디스플레이 패널에 필요한 구동전원을 발생함과 아울러 상기 전원단자를 통하여 온/오프전압을 발생하는 파워 서플라이와, 상기 파워 서플라이의 출력라인들 각각에 접속된 커패시터들과, 상기 전원단자와 상기 커패시터 사이에 접속되고 상기 전원단자로부터 입력되는 온/오프 전압에 응답하여 상기 커패시터의 전압을 방전시키기 위한 다수의 리셋부를 구비한다. 상기 리셋부들 각각은 독립적으로 상기 커패시터의 전압을 방전시키는 것을 특징으로 한다.
이러한 구성에 의하여, 본 발명에 의한 플라즈마 디스플레이 패널의 리셋회로는 구동동작을 안정화함과 아울러 구동소자의 파괴를 방지할 수 있다.

Description

플라즈마 디스플레이 패널의 리셋회로{Reset Circuit in Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 전원 온/오프시에 구동동작을 안정화 할 수 있도록 한 플라즈마 디스플레이 패널의 리셋회로에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2는 종래의 3 전극 교류 면방전형 PDP의 구동장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 3 전극 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는프레임 기간(16.67㎳)은 도 3과 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 종래의 3전극 교류 면방전형 PDP의 구동방법에 있어서 서브필드 별로 PDP의 각 전극 라인에 공급되는 구동 파형을 나타낸 파형도이다.
도 4를 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선 순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인 기간으로 나뉘어진다. 먼저 리셋 기간에는 방전셀들을 초기화하고, 어드레스 방전을 돕기 위해 공통서스테인전극라인(Z)에 공급되는 방전펄스로 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 간에 방전을 일으켜 각 방전셀들에 프라이밍 하전입자 및 벽전하를 형성시킨다. 어드레스 기간에는 PDP의 각 주사/서스테인전극라인(Y)들에 스캔펄스(-Vs)가 순차적으로 인가되고, 스캔펄스에 동기되어 데이터펄스(Vd)가 각 어드레스전극라인(X)에 공급된다. 이때, 공통서스테인전극라인(Z)들에는 소정레벨의 직류전압이 공급되며, 이 직류전압은 어드레스전극라인(X)과 주사/서스테인전극라인(Y) 사이의 어드레스 방전이 안정적으로 일어날 수 있게 한다. 서스테인 기간에는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 서스테인 펄스가 공급되어 어드레스 기간에 선택된 방전셀들을 발광시킨다.
이와 같이, PDP를 구동시키기 위해 주사/서스테인 구동부(32) 또는 공통서스테인 구동부(34)에 입력되는 리셋펄스(Vsetup), 스캔펄스(Vscan) 및 서스테인펄스(Vsus)는 도 5에 도시된 바와 같은 파워 서플라이(Power Supply : 이하 "PS"라 함)(40)에서 생성된다. PS(40)에서 생성된 스캔펄스(Vscan) 및 서스테인펄스(Vsus)는 주사/서스테인 구동부(32)로 입력되고, 주사/서스테인 구동부(32)에 입력되는 서스테인펄스(Vsus)와 교번되게 생성되는 서스테인펄스(Vsus) 및 리셋펄스(Vsetup)는 공통서스테인구동부(34)에 입력된다. PS(40)로부터 생성된 리셋펄스(Vsetup), 스캔펄스(Vscan) 및 서스테인펄스(Vsus)를 주사/서스테인 구동부(32) 또는 공통서스테인구동부(34)에 전달하기 위한 라인들(41, 42, 43)에는 커패시터들(C1, C2, C3)이 접속된다. 이와 같은 커패시터들(C1, C2, C3)은 300㎌ 내지 500㎌ 정도의 큰 용량값을 가지며 라인들(41, 42, 43) 상의 전압을 안정화시킨다.
하지만, 이와 같은 종래의 PDP에서는 PDP의 파워 오프(Off)시에도 커패시터들(C1, C2, C3)에 의해 잔류전압을 갖게된다. 즉, 큰 용량값을 가지는 커패시터들(C1, C2, C3)은 PDP의 파워 오프(Off)시에 단시간에 방전되지 못하고 어느정도의 잔류전압을 갖게된다. 커패시터들(C1, C2, C3)내에 잔류전압이 존재하는 상태에서 PDP의 파워가 온(On)되면 PDP의 구동동작이 불안해지고, 이에 의해 구동소자가 파괴될 수 있다.
따라서, 본 발명의 목적은 전원 온/오프시에 구동동작을 안정화 할 수 있도록 한 플라즈마 디스플레이 패널의 리셋회로를 제공하는데 있다.
도 1은 종래의 3전극 PDP의 방전셀 구조를 도시한 사시도.
도 2는 도 1에 도시된 PDP의 전체적인 전극 라인 및 방전셀의 배치 구조를 도시한 평면도.
도 3은 도 1에 도시된 PDP에서 한 프레임의 계조를 나타내는 도면.
도 4는 도 1에 도시된 PDP의 구동방법에 있어서 서브필드 별로 플라즈마 디스플레이 패널의 각 전극 라인에 공급되는 구동 파형을 나타내는 파형도.
도 5는 도 4에 도시된 구동파형을 생성하는 파워 서플라이를 나타내는 도면.
도 6은 본 발명의 실시예에 의한 구동파형 공급부를 나타내는 블록도.
도 7은 도 7은 도 6에 도시된 리셋부를 상세히 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체층
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A,36B : 어드레스 구동부
40 : 파워 서플라이 41,42,43 : 라인
44,46,48 : 리셋부 50 : 트랜지스터
52 : 노드점
상기 목적을 달성하기 위하여, 본 발명의 플라즈마 디스플레이 패널의 리셋회로는 다수의 출력라인과 다수의 전원단자를 가지며 상기 출력라인을 통하여 플라즈마 디스플레이 패널에 필요한 구동전원을 발생함과 아울러 상기 전원단자를 통하여 온/오프전압을 발생하는 파워 서플라이와, 상기 파워 서플라이의 출력라인들 각각에 접속된 커패시터들과, 상기 전원단자와 상기 커패시터 사이에 접속되고 상기 전원단자로부터 입력되는 온/오프 전압에 응답하여 상기 커패시터의 전압을 방전시키기 위한 다수의 리셋부를 구비한다. 상기 리셋부들 각각은 독립적으로 상기 커패시터의 전압을 방전시키는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시예에 의한 구동파형 공급부를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 의한 구동파형 공급부는 리셋펄스(Vsetup), 스캔펄스(Vscan) 및 서스테인펄스(Vsus)를 생성하여 주사/서스테인구동부 또는 공통서스테인구동부에 공급하기 위한 PS(40)와, PS(40)와 주사/서스테인구동부 또는 공통서스테인구동부의 사이에 설치되는 라인들(41, 42, 43)과, 라인들(41, 42, 43)상에 존재하는 잔류전압을 강제방전시키기 위한 리셋부들(44,46, 48)을 구비한다. 라인들(41, 42, 43)에는 커패시터들(C1, C2, C3)이 접속되고, 이 커패시터들(C1, C2, C3)은 라인들(41, 42, 43) 상의 전압을 안정화시킨다. 리셋부들(44, 46, 48)은 PDP의 전원이 오프(Off) 되었을 때 커패시터들(C1, C2, C3)들과 기저전압원(GND)을 접속시켜 커패시터들(C1, C2, C3)에 존재하는 잔류전압을 강제방전시킨다.
도 7은 본 발명의 리셋부들을 상세히 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 리셋부들(44,46,48)은 트랜지스터(50)와, 트랜지스터(50)의 이미터(Emitter)와 라인들(41, 42, 43) 사이에 접속되는 제 1 저항(R1)과, 트린지스터(50)의 베이스(Base)와 전압원(Vc) 사이에 접속되는 제 2 저항(R2)과, 제 2 저항(R2)과 기저전압원(GND) 사이에 접속되는 제 3 저항(R3)으로 구성된다. 트린지스터(50)의 콜렉터(Collector)는 기저전압원(GND)과 접속된다. 전압원(Vc)은 PS(40)로부터 +5V의 전압을 입력받아 제 2 및 제 3 저항(R2, R3)에 공급한다.
동작과정을 상세히 설명하면, 먼저, PDP의 전원이 턴-온(Turn-On)되면 PS(40)로부터 제 2 및 제 3 저항(R2, R3)에 +5V의 전압이 인가된다. 제 2 및 제 3 저항(R2, R3)에 +5V의 전압이 인가되면 제 2 및 제 3 저항(R2, R3) 사이의 노드점(52)에 소정전압이 인가된다. 이때, 제 2 및 제 3 저항(R2, R3)이 동일한 저항값을 갖는다면 노드점(52)에는 2.5V의 전압이 인가된다. 노드점(52)에 인가된 소정전압은 트랜지스터(50)의 베이스에 인가되고, 이에 따라 트랜지스터(50)는 턴-오프(Turn-Off)된다. 트랜지스터(50)가 턴-오프되면 PS(40)로부터 라인들(41, 42,43)을 경유하여 주사/서스테인 구동부 또는 공통서스테인 구동부로 리셋펄스(Vsetup), 스캔펄스(Vscan) 및 서스테인펄스(Vsus)가 공급된다. 즉, PDP는 정상적인 동작을 하게된다.
PDP의 전원이 턴-오프되면 PS(40)로부터 제 2 및 제 3 저항(R2, R3)에 0V의 전압이 인가된다. 제 2 및 제 3 저항(R2, R3)에 0V의 전압이 인가되면 제 2 및 제 3저항(R2, R3)의 사이의 노드점(52)에도 0V의 전압이 인가된다. 노드점(52)에 0V의 전압이 인가되면 트랜지스터(50)는 턴-온된다. 트랜지스터(50)가 턴-온되면 라인들(41, 42, 43)에 접속되어 있는 커패시터들(C1, C2, C3)을 기저전압원(GND)과 접속시킨다. 커패시터들(C1, C2, C3)과 기저전압원(GND)이 접속되면 커패시터들(C1, C2, C3)의 잔류전압이 방전된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 리셋회로에 의하면 플라즈마 디스플레이 패널이 턴-오프될 때, 커패시터들을 기저전압원가 접속시켜 커패시터의 잔류전압을 방전시킨다. 따라서, 전원 온/오프시에 구동동작을 안정화함과 아울러 구동소자의 파괴를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 다수의 출력라인과 다수의 전원단자를 가지며 상기 출력라인을 통하여 플라즈마 디스플레이 패널에 필요한 구동전원을 발생함과 아울러 상기 전원단자를 통하여 온/오프전압을 발생하는 파워 서플라이와,
    상기 파워 서플라이의 출력라인들 각각에 접속된 커패시터들과,
    상기 전원단자와 상기 커패시터 사이에 접속되고상기 전원단자로부터 입력되는 온/오프 전압에 응답하여 상기 커패시터의 전압을 방전시키기 위한다수의리셋부를 구비하며,
    상기 리셋부들 각각은 독립적으로 상기 커패시터의 전압을 방전시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 리셋회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 리셋부는,
    트랜지스터와,
    상기 트랜지스터의 이미터와 상기 파워 서플라이의 출력라인 사이에 설치되는 제 1 저항과,
    상기 트랜지스터의 베이스와 상기 파워 서플라이의 전원단자 사이에 접속되는 제 2 저항과,
    상기 트랜지스터의 베이스와 기저전압원 사이에 접속되는 제 3 저항을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 리셋회로.
  4. 제 3 항에 있어서,
    상기 트랜지스터의 콜렉터는 상기 기저전압원에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 리셋회로.
  5. 삭제
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