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KR100386539B1 - 산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽구조 및 그의 제조방법 - Google Patents

산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽구조 및 그의 제조방법 Download PDF

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KR100386539B1
KR100386539B1 KR10-2000-0027254A KR20000027254A KR100386539B1 KR 100386539 B1 KR100386539 B1 KR 100386539B1 KR 20000027254 A KR20000027254 A KR 20000027254A KR 100386539 B1 KR100386539 B1 KR 100386539B1
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Abstract

본 발명은 강유전성 커패시터의 전극을 형성하는데 유용한 Ir-M-O 복합 막(이때, M은 다양한 내열 금속을 포함)을 제공한다. Ir 조합 막은 산소 확산을 효과적으로 방지하고 산소 분위기에서 고온 어닐링을 견딘다. 다양한 M 전이 금속을 산화시킴으로써 제조된 장벽 층과 함께 사용될 때는, 생성된 도전성 장벽은 하부 Si 기판 내부로 Ir이 확산되는 것을 억제한다. 그 결과 전극 계면 특성을 저하시키는 Ir 실리사이드 생성물을 형성하지 않는다. Ir 조합 막은 도전성으로 존재하며, 특히 산소 분위기 내에서 고온 어닐링 공정 동안 박리 되지 않고 힐록 형성하지 않는다. Ir-M-O 도전성 전극/장벽 구조는 비휘발성 MFMIS(금속/강유전체/금속/절연체/실리콘) 메모리 디바이스, DRAM, 커패시터, 초전자 적외선 센서, 광학 디스플레이 및 압전 변환 장치에 유용하다. 본 발명은 산화된 내열 금속 장벽 층을 갖는 Ir-M-O 복합 막 장벽 층의 형성 방법도 또한 제공한다.

Description

산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽 구조 및 그의 제조 방법{COMPOSITE IRIDIUM BARRIER STRUCTURE WITH OXIDIZED REFRACTORY METAL COMPANION BARRIER AND METHOD FOR SAME}
본 발명은 일반적으로 집적회로(IC)의 제조에 관한 것이며, 보다 상세하게는, 산화된 전이 금속 또는 내열 금속을 포함하는 인접 장벽을 갖는 이리듐 복합 막을 사용하여 고도로 안정한 도전성 전극 장벽을 제조하는 방법에 관한 것이다.
백금(Pt)및 다른 귀금속들은 IC 강유전성 커패시터에 사용된다. 귀금속의 사용은 그들의 내약품성에 기인한 것이다. 이 특성은 특히 강유전성 커패시터의 제조에서 볼 수 있는 바와 같이 고온 산소 어닐링 조건하에서 바람직하다. 또한, 귀금속과 산화 페로프스카이트(perovskite) 금속 산화물과 같은 강유전성 재료 사이의 화학적 작용은 무시할 수 있다.
상기 귀금속은 강유전성 재료에 의해 분리된 도전성 전극 쌍으로 사용된다. 전극의 하나 또는 두개 모두 IC에서 트랜지스터 전극에 접속되거나, 전기적으로 도전성인 트레이스(trace)에 접속된다. 공지된 바와 같이, 이들 강유전성 디바이스는 전극에 인가된 전압에 따라 히스테리시스 곡선(hysteresis loop)으로 표시된 전하와 전압 사이의 관계에 의해 분극 될 수 있다. 메모리 디바이스에 사용될 때, 분극된 강유전성 디바이스는 "1" 또는 "0"을 표현하는데 사용될 수 있다. 이들 메모리 디바이스는 페로·램(FeRAM) 및 금속 강유전체 금속 절연체 실리콘(MFMIS) 트랜지스터이다. 강유전성 디바이스는 비휘발성이다. 즉, 상기 디바이스는 강유전체가 매립된 IC로부터 전원을 제거한 후에도 분극되어 존재한다.
금속, 특히 귀금속 전극의 사용에는 문제점이 있다. 광범위하게 사용되는 귀금속인 Pt는 특히 고온 어닐링 공정 동안 산소의 확산을 허용한다. Pt를 통한 산소의 확산은 인접 장벽 및 기판 재료의 산화를 초래한다. 일반적으로, 인접 기판 재료는 실리콘이나 이산화 실리콘이다. 산화는 Pt와 인접 기판 층간의 접착을 불량하게 할 수 있다. 산화는 또한 인접 기판 층 사이의 도전성을 방해할 수도 있다. 실리콘 기판은 산소 확산으로 인한 문제점에 특히 취약하다. 최종 결과로, 불량한 메모리 특성을 갖는 강유전성 디바이스를 초래할 것이다. 다르게는, IC 아닐링 공정의 온도는 강유전성 디바이스의 열화를 방지하도록 제한되어야 한다.
IC 제조에 있어서 귀금속을 도전막으로 사용하는 것과 결부된 내부확산, 접착 및 도전성 문제점을 개선하기 위해 다양한 방법이 시도되었다. 티탄(Ti), 티탄산화물(TiO2), 및 티탄질화물(TiN)층을 귀금속과 실리콘(Si) 기판 사이에 개재시켜 귀금속이 실리콘(Si)으로 내부 확산되는 것을 억제시키고, 층간 접착을 강화시켰다. 그러나, 일반적으로 Ti층은 600℃의 어닐링 온도 미만에서만 유효하다. 600℃ 어닐링 이후에 Pt는 Ti층을 통해 확산하며 실리콘과 반응하여 실리사이드 생성물을 형성한다. 또한, Pt는 산소 확산을 중지시킬 수 없다. 고온 어닐링 후, 실리콘산화물의 박층을 실리콘 표면상에 형성시켜 실리콘과 전극 사이의 접촉을 절연시킬 수 있다.
Pt 금속막의 어닐링에 결부된 다른 문제점은 박리(peeling)및 힐록(hilock)의 형성이다. 이들 문제는 모두 고온 어닐링하는 동안 인접 IC 층과 Pt의 열팽창 및 응력 차와 관련되어 있다. Pt막 위의 Ti층은 Pt막의 응력을 감소시켜 힐록 형성을 억제하는 것으로 공지되어 있다.
Ir 역시 산소 내부 확산의 문제점을 해결하기 위해 사용되었다. Ir은 화학적으로 안정하며, 높은 용융 온도를 가진다. Pt에 비교하여, Ir은 산소 확산을 더 잘 방지한다. 또한, 산화되더라도 이리듐산화물은 도전성으로 존재한다. Ti 근처에 층을 이루면, Ir/Ti 장벽은 산소 내부확산이 되지 않는다. 그러나 Ir은 Ti와 반응한다. Pt와 마찬가지로, Ir 역시 실리콘이나 이산화 실리콘과는 상당한 반응성을 가진다. 따라서, 이층 Ir/Ti 또는 Ir/TiN 장벽은 이상적인 장벽 금속이 아니다.
Zhang 등에 의해 1999년 3월 5일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/263,595호의 "이리듐 도전성 전극/장벽 구조 및 그 제조 방법"("Iridium Conductive Electrode/Barrier Structure and Method for Same")에는 내부 확산을 방지하는 다층 구조의 Ir/Ta 막이 개시되어 있다.
Zhang 등에 의해 1999년 3월 5일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/263,970호의 "이리듐 복합 장벽 구조 및 그 제조 방법"("Iridium Composite Barrier Structure and Method for Same")에는 내부 확산을 방지하는 이리듐 복합 막이 개시되어 있다.
Zhang 등에 의해 1999년 5월 21일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/316,661호의 "내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소 장벽 구조 및 그 제조 방법"("Composite Iridium-Metal-Oxygen Barrier Structure with Refractory Metal Companion Barrier and Method for Same")에는 내부 확산을 방지하는 Ir 복합 막이 개시되어 있다.
IC 제조시 Ir을 도체, 도전성 장벽 또는 전극으로서 사용하는 다른 방법이 개발된다면 유리할 것이다. Ir이 하부 Si 기판과 상호 반응함 없이 사용될 수 있다면 유리할 것이다.
Ir 막을 다른 도전성 금속으로 변경시켜 내부 확산 특성을 향상시킬 수 있다면 유리할 것이다. 또한 이렇게 개선된 형태의 Ir 막이 개재 막과 함께 층상을 이루어 Ir이 실리콘 기판과 상호 작용하는 것을 방지할 수 있다면 유리할 것이다.
Ir 복합 막과 실리콘 기판 사이에 개재된 장벽이 트랜지스터의 게이트 유전체로서 사용될 수 있다면 유리할 것이다.
상술한 Ir-금속 막이 높은 어닐링 온도에서 산소의 내부 확산을 방지할 수 있다면 유리할 것이다. 또한 Ir-금속 막이 박리 문제 및 힐록 형성하지 않는다면 유리할 것이다.
고온 및 산소 분위기의 조건에서 어닐링한 후, 전기적 도전성으로 존재하는 Ir-금속 막이 제조될 수 있다면 유리할 것이다.
도 1 내지 도 3은 집적 회로에 사용되는 고온 안정한 완성된 도전성 장벽 층의 단계를 나타내는 도면.
도 4는 강유전성 커패시터에서 사용되는 것과 같이, 고온 안정한 도전성 장벽 층을 형성하는 방법의 단계를 나타낸 플로우 차트.
도 5는 본 발명의 도전성 장벽 Ir 복합 막을 사용하여 강유전성 커패시터를 형성하는 단계를 나타낸 플로우 차트.
도 6은 어닐링한 후 본 발명에 따른 구조의 주사 전자 현미경(SEM) 단면도.
따라서 본 발명에서는 집적 회로에 사용하기 위한 고온 안정한 도전성 장벽 층이 제공된다. 상기 장벽은 하부 실리콘 기판, 상기 기판상의 산화된 내열 금속 장벽을 포함하는 제 1 장벽 막 및 상기 제 1 장벽 막 상의 이리듐-내열 금속-산소(Ir-M-O) 복합 막을 포함한다. 내열 금속은 Ir 다결정의 입계를 채우는 것을 도와 구조적 안정성을 향상시킨다.
전형적으로, 제 1 장벽 막은 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 재료 군으로부터 선택된다. 제 1 장벽 층은 약 2 내지 100㎚ 두께를 갖는다. 제 1 장벽은 하부 전극 Ir 복합 막으로부터 실리콘 기판을 분리하는 장벽으로 사용된다. 또한, 금속 강유전체 금속 절연체 실리콘(MFMIS) 메모리의 게이트 유전체로 작용할 수 있다.
Ir-M-O 복합 막은 산소 환경에서 고온의 어닐링 공정 후 도전성으로 존재한다. 또한, Ir-M-O 복합 막은 힐록 형성 및 박리를 방지한다. 특히, Ir 복합 막은하기의 재료를 포함한다: Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Zr-O 및 Ir-Hf-O. 전형적으로, Ir-M-O 복합 막은 약 10 내지 500nm의 두께를 갖는다.
본 발명의 일개 특징은, 장벽이 강유전성 디바이스 내 전극을 형성하는데 사용되는 것이다. 다음, 강유전성 막은 Ir-M-O 막 위에 존재한다. 귀금속, 상술한 Ir 복합 막 또는 다층 도전성 상부 전극으로 구성된 도전성 금속 막은 상기 강유전성 막 상에 존재한다. 상기 강유전성 막은 상부 전극과 Ir-M-O 전극 사이에 전하를 저장할 수 있다.
또한 본 발명은 집적 회로 기판 상에 고온 안정한 도전성 장벽을 형성하는 방법을 제공한다. 이 방법은 하기의 단계를 포함한다:
a) PVD, CVD, 또는 MOCVD 방법을 통하여 상술한 바와 같이 기판 위에 제 1 장벽 층을 형성하는 단계;
b) PVD, CVD, 또는 MOCVD 방법을 통하여 상술한 바와 같이 상기 제 1 장벽 층 상에 이리듐과 산소를 포함하는 제 1 복합막을 약 10 내지 500nm의 두께로 형성하는 단계; 및
c) 산소, N2, Ar 및 진공으로 구성된 기체 군으로부터 선택된 분위기 및 약 400 내지 1000℃의 어닐링 온도에서 제 1 복합 막을 어닐링함으로써 제 1 복합 막의 도전성을 향상시키고 제 1 복합 막의 두께를 안정화시키는 단계:
본 발명의 다른 특징은, 상기 단계 b) 이후에 다음 단계를 더 포함함으로써 강유전성 커패시터를 형성하는 것이다:
d) 제 1 복합 막 위에 강유전성 재료를 퇴적하는 단계; 및
e) 상기 강유전성 재료 위에 도전성 상부 전극을 퇴적함으로써 강유전성 커패시터를 형성하는 단계. 상술한 바와 같이 상기 개시된 Ir-M-O 복합 막은 상부 전극으로 적합하다.
스퍼터링(sputtering)은 복합 막 및 장벽 막을 퇴적하는데 사용되는 하나의 PVD 공정이다. 4 인치 타겟(target)이 사용될 때, 단계 a)에서 약 50 내지 800와트(W), 2 내지 100밀리토르(mT) 압력의 Ar-O2분위기에서 스퍼터링하여 제 1 장벽 재료를 퇴적시킬 수 있다. 단계 b)는 약 50 내지 800와트 전력에서 Ir 및 금속 타겟을 코스퍼터링(cosputtering)하는 것을 포함할 수 있다. 금속 타겟은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 금속 군으로부터 선택된다. 상기 분위기는 약 1:5 내지 5:1범위의 유량비의 Ar-O2이고, 상기 분위기 압력은 약 2 내지 100mT이다. 다르게는, 단계 b)는 PVD 퇴적을 통해 제 1 복합 막을 퇴적하고, 단일한 복합체 공급원을 사용하여 산소 분위기에서 스퍼터링 하는 것을 포함한다. 단일한 복합체 공급원 재료는 Ir, Ta, Nb, Zr, Al, Hf 및 상기 재료의 산화물로 구성된 재료 군으로부터 선택된다. 큰 타겟이 사용될 때는, 단계 a) 및 b)의 스퍼터링 전력은 약 2 내지 20 킬로와트(kW)이다.
본 발명의 다른 특징은, 산화된 내열 금속을 퇴적시킴으로써 제 1 장벽 층이 단계 a)에서 형성되는 것이다. 다르게는, 내열 금속을 퇴적한 다음, 제 1 복합 막을 퇴적하기 전에 산화시킨다. 세 번째 대안으로는, 내열 금속에 그 내열 금속 상에 퇴적된 제 1 복합 막을 퇴적한다. 이어, 산소 환경에서 상부 막을 어닐링함으로써 제 1 장벽의 내열 금속을 산화시킨다.
도 1 내지 도 3은 집적 회로에 사용될 수 있는 고온 안정한 완성된 도전성 장벽 층의 단계를 도시한다. 특히, 도전성 장벽은 강유전성 커패시터에서 전극으로 유용하다. 도 1은 기판(12), 이 기판(12) 상에 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 군으로부터 선택된 재료를 포함하는 제 1 장벽막(14)를 포함하는 도전성 장벽(10)을 도시한다. 이리듐과 산소를 포함하는 제 1 복합막(16)은 제 1 장벽 막(14)상에 존재한다. 산소 분위기에서 고온 어닐링 공정을 실행한 후에 제 1 복합 막은 도전성으로 존재한다.
기판(12)은 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 재료 군으로부터 선택됨으로써, 제 1 장벽 층(14)은 Ir 실리사이드 생성물을 형성하는 것을 방지한다. 제 1 장벽 막(14)은 약 2 내지 100㎚ 범위의 두께(18)를 갖는다.
특히, 전이 금속 또는 내열 금속을 포함하는 다양한 형태의 제 1 복합막(16)이 가능하다. 도전성 장벽층(10)은 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Zr-O 및 Ir-Hf-O로 구성된 군으로부터 선택된 제 1 복합 막(16)을 포함한다. 전극층의 도전성은 금속, Ir 및 O의 상대적인 조성비를 변화시킴으로써 변경될 수 있다. Ir-M-O 제 1 복합 막(16)은 약 10 내지 500㎚ 범위의 두께(20)를 갖는다. 제 1 복합 막(16) 및 제 1 장벽 층(14)은 일반적으로 Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된 공통 재료를 포함한다. 즉, 제 1 복합 막(16)이 Ti를 포함하면, 제 1장벽 층(14)은 Ti를 포함한다. 마찬가지로, 제 1 복합 막(16)이 Nb를 포함하면, 제 1 장벽 층(14) 역시 Nb를 포함한다. 제 1 복합 막(16)이 Zr을 포함하면, 제 1 장벽 층(14) 역시 Zr을 포함한다. 제 1 복합 막(16)이 Al을 포함하면, 제 1 장벽 층(14) 역시 Al을 포함한다. 제 1 복합 막(16)이 Hf을 포함하면, 제 1 장벽 층(14) 역시 Hf을 포함한다. 다르게는, 막(16) 및 장벽(14)중의 금속은 다르다. 예컨대, 장벽 층(14)은 Ti를 포함하고 복합 막(16)은 Ta를 포함한다.
도 2는 강유전성 커패시터의 일부분으로 포함된 도 1의 도전성 장벽 층(10)을 도시한다. 강유전성 커패시터(40)는 제 1 복합 막(16) 상의 강유전성 막(42)을 더 포함한다. 도전성 금속 막 상부 전극(44)은 강유전성 막(42)상에 존재한다. 본 발명의 일개 특징으로서, 상부 전극(44)은 제 1 복합 막 하부 전극(16)과 같은 재료이다. 이런 방식으로, 강유전성 막(42)은 상부 전극(44) 및 하부 전극(16) 사이에 전하를 저장하거나, 극성을 유지할 수 있다. 본 발명의 다른 특징으로, 상부 전극(44)은 귀금속, 다층 전극 및 상기 Ir 복합 막(16)의 하나이다.
이들 구조는 MFMIS(금속/페로/금속/절연체/실리콘) 메모리, DRAM, 커패시터, 센서, 디스플레이 및 변환 장치와 같은 비휘발성 메모리에서의 실리콘, 폴리실리콘 또는 이산화 실리콘 기판 상의 도전성 하부 전극/장벽 구조를 포함한다.
도 3은 게이트 유전체를 갖는 장벽 구조(10)를 도시한다. 본 발명의 다른 특징은, 기판이 실리콘이면, 구조(10)는 기판(12)과 제 1 장벽 층(14) 사이에 개재된 이산화 실리콘 층(50)을 더 포함한다. 이산화 실리콘 층(50)은 기판(12)과 그 위에 퇴적된 금속 장벽(14 및 16) 사이의 계면을 개선한다.
As-퇴적된 Ir-M-O막(16)은 산소 분위기 중, 800 내지 900℃에서 1 내지 30분 동안 후-퇴적 어닐링함으로써 최대 도전성으로 된다. 상기 구조의 두께는 600℃ 이상의 온도에서 어닐링 함으로써 안정화 될 수 있다.
본 명세서에서 사용된 "/" 는 막의 층을 의미하므로 Ir/Ta는 Ta 막 상의 Ir 막 층인 것이다. 본 명세서에서 사용된 기호 "-" 는 원소의 조합 또는 혼합물을 의미하므로 Ir-Ta 막은 Ir 및 Ta 원소를 포함하는 복합 막인 것이다.
도 4는 강유전성 커패시터에서 사용되는 것과 같은 고온 안정한 도전성 장벽층을 형성하는 방법 단계를 도시한 플로우 차트이다. 단계(100)은 집적 회로 기판을 제공한다. 이 기판은 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 이루어지는 재료 군으로부터 선택된다. 본 발명의 구체 예(도시되지 않음)로서, 단계(100) 이후 및 단계(102) 이전에 추가의 1개 단계를 실시한다. 단계(100a)는 실리콘 기판을 사용하여 약 5 내지 200Å의 두께를 갖는 실리콘 기판 상에 이산화 실리콘 층을 형성하는 것을 포함한다. 이산화 실리콘 층은 실리콘 및 나중에 퇴적된 금속 산화물 장벽 층 간의 계면을 개선시킨다. 이산화 실리콘 층의 두께는 약 5 내지 100Å이다. 이산화 실리콘 층은 단계(102)에서 형성된 제 1 장벽 층이 MFMIS 장치에 사용되는 것과 같이 게이트 유전체로 사용되도록 한다. 다른 단계(100a) 공정은 하기에 설명된다.
단계(102)는 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 군으로부터 선택된 재료를 포함하는, 제 1 장벽 층을 기판상에 형성하는 단계이다. 단계(102)는 CVD, PVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적 방법을 통해 제 1 장벽 층을퇴적하는 것을 포함한다. PVC 법은 dc 및 RF(radio frequency) 스퍼터링 모두를 포함하는 것으로 본다. 본 발명의 일개 구체 예로서, 단계(102)는 대략 실온에서 제 1 장벽 층을 퇴적하는 것을 포함한다. 또한, 단계(102)는 약 2 내지 100㎚ 범위의 두께로 제 1 장벽 층을 퇴적하는 것을 포함한다.
본 발명의 다른 구체 예로서, 단계(102)는 Ta, Ti, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 내열 금속을 퇴적하는 것을 포함한다. 다음, 단계(104)(도시하지 않음)에서는, 퇴적된 금속을 산소 분위기에서 어닐링시켜, 제 1 장벽 층의 금속을 산화시킨다. 어닐링 온도는 약 400 내지 1000℃로, 약 1 내지 120분 동안 지속된다. 다르게는, 단계(102)는 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2군으로부터 선택된 금속 산화물을 퇴적시키는 것을 포함한다. 기판이 실리콘이면, 산소 분위기로 인하여 단계(102)와 동시에 이산화 실리콘 층이 형성된다(단계(100a)). 또 다르게는, 단계(102)는 Ti, Ta, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 금속을 퇴적하는 것을 포함한다. 단계(102)는 단계(104)뒤에 하위 단계를 더 포함한다. 단계(104a)(도시하지 않음)는 퇴적된 제 1 장벽 층 금속 및 제 1 복합 막을 산소 분위기에서 어닐링 하여 제 1 장벽 층을 산화시킨다. 상세하게는, 상기 어닐링 온도는 약 400 내지 1000℃이고, 약 1 내지 120분 동안 지속된다. 기판이 실리콘이면, 산소 분위기로 인하여 단계(104a)의 어닐링과 동시에 이산화 실리콘 층이 형성된다(단계(100a)).
단계(104)는 제 1 장벽층 상에 이리듐과 산소 그리고 다른 금속의 제 1 복합 막을 형성한다. 단계(104)는 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적방법에 의해 제 1 복합 막을 퇴적하는 것을 포함한다. 본 발명의 구체 예로서, 단계(104)는 대략 실온에서 제 1 복합 막을 약 10 내지 500nm 범위의 두께로 형성하는 것을 포함한다. 단계(104)는 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Zr-O 및 Ir-Hf-O로 구성된 군으로부터 선택된 제 1 복합 막을 포함한다. 단계(106)는 기판과의 상호 작용을 방지하는 다층 구조가 형성된 생성물이다.
단계(104b)는 제 1 복합 막을 어닐링하여 도전성을 개선하고 제 1 복합 막 두께를 안정화시키는 것을 포함한다. 어닐링은 N2, O2, Ar 및 진공으로 구성된 기체 군으로부터 선택된 분위기 중, 약 400 내지 1000℃ 범위의 어닐링 온도에서 약 1 내지 120 분간 실행한다. 즉, 단계(102)에서 퇴적된 Ti, Ta, Nb, Zr 및 Hf 금속은 단계(104b)의 어닐링 단계에서 산화된다.
스퍼터링을 실행할 때, 단계(100)는 일반적으로 베이스, 전-공정, 1×10-5보다 낮은 압력, 바람직하게는 약 1×10-7T 압력을 설정하는 것을 포함한다. 본 발명의 일개의 구체 예로서 단계(102)는 4 인치 타겟을 약 50 내지 800와트, Ar과 O2를 포함하는 분위기 내, 약 2 내지 100mT의 압력에서 스퍼터링함으로써 제 1 장벽 재료를 퇴적하는 것을 포함한다. 더 큰 타겟을 사용할 경우, 전력은 약 2 내지 20kW로 한다.
본 발명의 일개의 특징으로, 단계(104)는 PVD 퇴적을 통하여 제 1 복합 막을 퇴적하는 것을 포함한다. 상세하게는, dc 코스퍼터링은 별도의 Ir 및 금속 타겟과함께 사용한다. 상기 스퍼터링은 약 1:5 내지 5:1 비율의 Ar-O2분위기 내에서 실행한다. 압력은 약 2 에서 100mT로 변화된다. 별도의 Ir 및 금속 산화물 타겟은 Ti, Ta, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 금속을 포함하는 금속 산화물 타겟과 함께 RF 스퍼터링 처리된다.
또한, 단계(104)는 별도의 Ir 및 금속 4 인치 타겟을 약 50 내지 800와트 전력에서 de 코스퍼터링하는 것을 포함한다. 금속 타겟은 Ti, Ta, Nb, Zr 및 Hf로 구성된 군으로부터 선택된다. 일반적으로, dc 스퍼터링은 타겟이 도전성 재료일 때 사용되며, RF 스퍼터링은 타겟의 하나가 비전도성 재료일 때 사용된다. 상기 전력은 4 인치 타겟의 경우 사용된다. 11 내지 13 인치 타겟과 같은 더 큰 타겟이 사용될 때, 단계(102) 및 단계(104)의 스퍼터링 전력은 약 2 내지 20kW범위이다. 다르게는, 전력은 수백 볼트에서 약 10 내지 100mA/㎠의 전류밀도로서 표현된다.
다르게는, 단계(104)는 Ir, Ta, Ti, Nb, Zr, Hf 및 상기 내열 금속 재료의 산화물로 구성된 군으로부터 선택된 내열 금속 재료의 타겟을 사용하여 단일한 복합체 공급원과 함께 스퍼터링하는 것을 이용한 PVD 퇴적을 통하여 제 1 복합 막을 퇴적하는 것을 포함한다. 타겟 재료가 금속 산화물 형태의 산소를 함유한다면 산소 분위기는 그다지 중요하지 않지만, 전형적으로 스퍼터링은 산소 분위기에서 실행한다.
본 발명의 구체 예로서, 단계(100a)는 단계(102)에서 Ta, Ti, Nb, Zr, Al 또는 Hf로 구성된 군으로부터 선택된 내열 금속을 퇴적함으로써 SiO2층을 형성하고,단계(102) 이후 산소 분위기에서 어닐링 단계를 실행하는 것을 포함한다. 단계(100a)는 내열 금속 어닐링 단계와 동시에 실행한다. 다르게는, 단계(102)에서 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 군으로부터 선택된 내열 금속 산화물을 퇴적한다. 금속 산화물 퇴적 공정의 산소 분위기는 단계(100a)에서 Si 기판을 동시에 산화시킨다.
도 5는 본 발명의 도전성 장벽 제 1 복합 막을 사용하여 강유전성 커패시터를 형성하는 단계를 나타낸 플로우 차트이다. 단계(200) 내지 단계(204)는 도 4의 단계(100) 내지 (104)를 반복한다. 단계(206)는 제 1 복합층 상에 강유전성 재료를 퇴적한다. 단계(208)는 강유전성 재료 상에 도전성 금속 막 상부 전극을 형성한다. 단계(210)는 강유전성 커패시터가 형성된 생성물이다. 상부 전극 재료가 제 1 복합 막처럼 Ir-M-O일 때는, 단계(208) 이후에 추가 단계를 실시한다. 단계(209)(도시하지 않음)는 상부 전극 복합 막을 어닐링함으로써 도전성을 향상시키고 제 1 복합 막의 두께를 안정화시킨다. 어닐링은 N2, O2, Ar 및 진공으로 구성된 군으로부터 선택된 분위기 중, 약 400 내지 1000℃ 사이의 어닐링 온도에서 약 1 내지 120분 간 실행한다.
도 6은 어닐링한 후 본 발명에 따른 구조의 주사 전자 현미경(SEM) 단면도이다. Ir-Ta-O/Ta-Ta2O5/SiO2구조는 800℃온도에서 90분간의 어닐링한 후 나타난 구조이다. 사진은 훌륭한 막의 완성을 나타낸 것이다. 또한, 이 복합 막은 약 25ohm/square의 쉬트 저항을 가져, 도전성으로 존재한다. 실제로, 쉬트 저항은 어닐링의 결과로서 약 60ohm/square의 전-어닐링 값으로부터 감소한다.
강유전성 커패시터의 전극을 형성하는데 유용한 Ir-M-O 복합 막이 제공된다. 이 복합 막은 이리듐뿐만 아니라 다양한 전이 금속 및 산소를 포함한다. Ir-M-O 복합 막은 산화된 금속 동반 장벽을 사용할 때, 기판으로 산소가 확산되지 않게 효과적으로 방지하며 산소 분위기 중의 고온 어닐링을 견딘다. 하부의 산화된 전이 금속 장벽 층과 함께 사용될 때는, 생성된 도전성 장벽 역시 하부의 Si 기판 내부로의 Ir이 확산되지 않도록 억제시킨다. 그 결과, 전극 계면 특징을 열화시키는 Ir 실리사이드 생성물은 형성되지 않는다. Ir 복합 막은 도전성으로 존재하며, 산소 분위기 중에서 고온 어닐링 하는 공정 동안에도 박리 및 힐록 형성하지 않는다. 상기 Ir 복합 막은 금속 강유전체 금속 절연체 실리콘(MFMIS), DRAM, 커패시터, 초전자 적외선 센서, 광학 디스플레이 및 압전 변환 장치와 같은 비휘발성 메모리 제조에 유용하다. 부가적으로, Ir 복합 막은 기타 고온 산화 분위기에서 유용하다. 예컨대 로켓 트러스터의 제조에 사용되는 재료와 같은 항공 우주선 장치에 유용하다. 기타 변형예 및 구체예는 당업자들이 용이하게 실시할 수 있을 것이다.

Claims (35)

  1. 집적회로에 있어서 고온에서 안정한 도전성 장벽으로서:
    실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 군으로부터 선택된 재료를 포함하는 기판;
    상기 기판 상에 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 군으로부터 선택된 재료를 포함하는 제 1 장벽막;
    상기 기판과 상기 제 1 장벽막 사이에 개재된 이산화실리콘층; 및
    상기 제 1 장벽 막 상에 이리듐 및 산소를 포함하는 제 1 복합 막을 구비하고,
    상기 제1장벽막은 Ir 실리사이드 생성물의 형성을 방지하며, 상기 이산화실리콘층은 기판과 기판 상부의 금속 장벽간의 계면을 향상시켜서, 상기 제 1 복합 막이 산소 분위기 중에서 고온 어닐링 공정 후 도전성을 유지하는 것을 특징으로 하는 도전성 장벽.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 장벽층이 약 2 내지 100nm 범위의 두께를 갖는 도전성 장벽.
  4. 제 1 항에 있어서, 상기 제 1 복합막이 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Zr-O 및 Ir-Hf-O로부터 선택된 도전성 장벽.
  5. 제 1 항에 있어서, 상기 제 1 복합막 및 제 1 장벽층이 Ti, Nb, Zr, Al 및 Hf로 구성된 재료 군으로부터 선택된 공통 재료를 포함하는 도전성 장벽.
  6. 제 1 항에 있어서, 상기 복합막이 약 10 내지 500nm 범위의 두께를 갖는 도전성 장벽.
  7. 제 1 항에 있어서,
    상기 제 1 복합막 상의 강유전성 막; 및
    상기 강유전성 막 상의 도전성 금속막 상부전극을 더 포함함으로써,
    상기 제 1 및 제 2 막 사이에 전하를 저장할 수 있는 강유전성 커패시터가 형성되는 것을 특징으로 하는 도전성 장벽.
  8. 제 7 항에 있어서, 상기 도전성 금속막이 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 재료 군으로부터 선택된 금속을 포함하는 Ir 및 산소 복합막인 것을 특징으로 하는 도전성 장벽.
  9. 삭제
  10. 집적 회로 기판 상에 고온에서 안정한 도전성 장벽을 형성하는 방법으로서,
    a) PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적 방법에 의해 기판 상에 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2을 포함하는 제 1 장벽층을 형성하는 단계; 및
    b) PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적 방법에 의해 상기 제 1 장벽층 상에 이리듐과 산소를 포함하는 제 1 복합 막을 형성하는 단계를 구비하여,
    기판과 상호 작용하지 않는 다층 구조를 형성하는 것을 특징으로 하는 도전성 장벽 형성방법.
  11. 제 10 항에 있어서, 단계 b)가 제 1 복합 막을 약 10 내지 500nm 범위의 두께로 형성하는 것을 특징으로 하는 도전성 장벽 형성방법.
  12. 삭제
  13. 제 10 항에 있어서, 단계 a)는 약 2 내지 20kW의 전력, 약 2 내지 100mT의 압력의 Ar-O2분위기에서 스퍼터링함으로써 제 1 장벽 재료를 퇴적하는 것을 포함하는 도전성 장벽 형성방법.
  14. 제 10 항에 있어서, 단계 b) 이후에
    d) 제 1 복합 막 상에 강유전성 재료를 퇴적하는 단계; 및
    e) 강유전성 재료 상에 도전성 금속막 상부 전극을 형성하는 단계를 더 구비하여 강유전성 커패시터가 형성되는 것을 특징으로 하는 도전성 장벽 형성방법.
  15. 제 14 항에 있어서, 단계 e)는 도전성 금속막이 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 재료 군으로부터 선택된 금속을 포함하는 Ir 및 산소 복합막인 것을 포함하는 도전성 장벽 형성방법.
  16. 제 10 항에 있어서, 단계 b)는 제 1 복합 막이 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Zr-O 및 Ir-Hf-O로부터 구성된 재료 군으로부터 선택되는 것을 포함하는 도전성 장벽 형성방법.
  17. 제 10 항에 있어서, 단계 b)가 대략 상온에서 제 1 복합 막을 퇴적하는 것을 포함하는 도전성 장벽 형성방법
  18. 삭제
  19. 제 10 항에 있어서, 단계 b)는 별도의 Ir및 금속 타겟을 약 2 내지 20kW의 전력에서 dc 코스퍼터링하는 것을 포함하며, 이때 금속 타겟은 Ti, Ta, Nb, Zr 및 Hf로 구성된 군으로부터 선택되고, 분위기는 약 1:5 내지 5:1 범위의 유량비의 Ar-O2이며, 또 분위기 압력은 약 2 내지 100mT 범위인 것을 특징으로 하는 도전성 장벽 형성방법.
  20. 제 10 항에 있어서, 단계 b)가 PVD 퇴적을 통하여 제 1 복합 막을 퇴적하고, 단일한 복합체 공급원을 사용하여 산소 분위기에서 스퍼터링 하는 것을 포함하는 도전성 장벽 형성방법.
  21. 제 20 항에 있어서, 단계 b)가 Ir, Ta, Ti, Nb, Zr, Al, Hf 및 상기 내열 금속 재료의 산화물로 구성된 재료 군으로부터 선택된 단일한 복합체 타겟 내열 금속 재료를 포함하는 도전성 장벽 형성방법.
  22. 제 10 항에 있어서, 단계 b)가 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된 금속을 포함하는 금속 타겟 및 별도의 Ir을 dc 스퍼터링하는 것을 포함하는 도전성 장벽 형성방법.
  23. 제 10 항에 있어서, 단계 b)가 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된 금속을 포함하는 금속 산화물 타겟 및 별도의 Ir을 RF 스퍼터링 하는 것을 포함하는 도전성 장벽 형성방법.
  24. 제 10 항에 있어서, 단계 b) 이후에
    c) 제 1 복합 막을 어닐링 함으로써, 제 1 복합 막의 도전성을 향상시키고 제 1 복합 막의 두께를 안정화시키는 단계를 더 포함하는 도전성 장벽 형성방법.
  25. 제 24 항에 있어서, 단계 c)가 산소, N2, Ar 및 진공으로 구성된 기체 군으로부터 선택된 분위기 중, 약 400 내지 1000℃ 범위의 어닐링 온도에서 약 1 내지 120분간 어닐링 하는 것을 포함하는 도전성 장벽 형성방법.
  26. 제 24 항에 있어서, 단계 c)가 약 800 내지 900℃의 어닐링 온도에서 약 1 내지 30분 간 어닐링 하는 것을 포함하는 도전성 장벽 형성방법.
  27. 제 10 항에 있어서, 기판이 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 재료 군으로부터 선택되는 도전성 장벽 형성방법.
  28. 제 27 항에 있어서, 기판은 실리콘이며,
    기판 상에 이산화 실리콘 층을 약 5 내지 200Å 두께로 형성함으로써, 기판과 그 위의 금속 산화물 층 간의 계면을 향상시키는 단계를 더 포함하는 도전성 장벽 형성방법.
  29. 제 28 항에 있어서, 단계 a)가 Ta, Ti, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 내열 금속을 퇴적하는 것을 포함하고, 단계 a) 이후에
    a2) 단계 a)에서 퇴적된 내열 금속을 산소 분위기 중에서 어닐링함과 동시에 이산화 실리콘 층을 형성하여, 제 1 금속 산화물 장벽층을 형성하는 단계를 더 포함하는 도전성 장벽 형성방법.
  30. 제 28 항에 있어서, 단계 a)가 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2로 구성된 재료 군으로부터 선택된 금속 산화물을 퇴적하는 것을 포함하고 또 단계 a)와 동시에 이산화 실리콘 층을 형성하는 단계를 실시하는 도전성 장벽 형성방법.
  31. 제 10 항에 있어서, 단계 a)가 대략 실온에서 제 1 장벽 층을 퇴적하는 것을 포함하는 도전성 장벽 형성방법.
  32. 제 10 항에 있어서, 단계 a)는 제 1 장벽 층 두께가 약 2 내지 100nm 범위인 것을 포함하는 도전성 장벽 형성방법.
  33. 제 10 항에 있어서, 단계 a)가 Ta, Ti, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 금속을 퇴적하는 것을 포함하는 도전성 장벽 형성방법.
  34. 제 33 항에 있어서, 단계 a) 이후 및 단계 b) 이전에
    a1) 상기 퇴적된 금속을 산소 분위기 중, 약 400 내지 1000℃ 온도에서, 약 1 내지 120분 간 어닐링 함으로써 제 1 장벽 층의 금속을 산화시키는 단계를 더 포함하는 도전성 장벽 형성방법.
  35. 제 10 항에 있어서, 단계 a)가 TiO2, Ta2O5, Nb2O5, ZrO2, Al2O3및 HfO2군으로부터 선택된 금속 산화물을 퇴적하는 것을 포함하는 도전성 장벽 형성방법.
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