KR100382135B1 - 신호처리장치,비디오신호처리장치,비디오카메라및비디오저장장치 - Google Patents

Abstract

신호 처리 장치는, (i) 상기 장치의 신호 처리 동작들을 제어하는 신호 처리 파라미터 데이터의 2개 이상의 세트들과, (ii) 제어 판독 전용 메모리에 저장된 신호 처리 파라미터 데이터의 세트들 중 한 세트를 지정하는 구성 데이터를 저장하는 제어 판독 전용 메모리; (i) 적어도 한 세트의 신호 처리 파라미터 데이터와, (ii) 제어 판독 전용 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터 또는 제어 판독/기록 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터를 지정할 할 수 있는 구성 데이터를 저장할 수 있는 상기 제어 판독/기록 메모리; 및 제어 판독 전용 메모리의 구성 데이터 또는 판독/기록 메모리의 구성 데이터 중 어느 것이 사용을 위해 선택되어야 하는지를 지정하는 입력 선택 신호에 응답하여, 선택된 구성 데이터에 의해 지정된 신호 처리 파라미터 데이터에 따라 신호 처리 동작들을 수행하도록 신호 처리 장치를 제어하는 제어 논리를 포함한다.

Description

신호 처리 장치, 비디오 신호 처리 장치, 비디오 카메라 및 비디오 저장 장치

본 발명은 신호 처리 제어에 관한 것이다.

통상적으로 신호 처리 장치는 다수의 신호 처리 모드들에서 동작할 수 있다. 이러한 장치의 예로는, 1125 라인 또는 1250 라인의 고선명도 비디오 포맷의 입력 비디오 신호를 수신하고, 525 또는 625 라인의 통상적인 선명도 포맷의 출력 비디오 신호를 생성할 수 있는 비디오 다운-변환기(video down-converter)가 있다. 가능한 다양한 동작 모드들은 간단한 라인 포맷의 선택에 부가하여, 입출력 신호들의 다른 종횡비를 처리하도록 수평 라인 절단(cropping) 모드와 수평 공간 압축 모드중에서의 선택, 및 출력 비디오 신호용 풀 스크린(full screen) 모드와 "레터박스(letterbox)" 모드 중에서의 선택을 포함할 수 있다.

따라서, 이러한 형태의 장치는 많은 상이한 동작 모드들을 가질 수 있으며, 다른 모드가 실제적으로 선택되지 않으면 정상 또는 디폴트 모드(normal or default mode)가 적용될 수도 있다.

상술된 형태의 신호 처리 장치의 경우, 적합한 신호 처리 계수들(예를 들어, 필터 계수들 및 다양한 다른 신호 처리 파라미터들)이 상기 장치 내의 신호 처리 장치로 전달되도록 하는 것이 필요하다.

도 1은 다운-변환(down-conversion) 장치를 도시하는 개략도.

도 2는 도 1의 장치의 입력 및 수평 보간(interpolation) 단계를 도시하는 개략도.

도 3은 수직 보간기(interpolator)에 의한 계수 어드레스 발생을 도시하는 개략도.

도 4는 제어 장치를 도시하는 개략도.

도 5는 이미지 인핸서(enhancer)를 도시하는 개략도.

도 6은 감마 변환기를 도시하는 개략도.

도 7은 도 6의 변환기의 특징들을 도시하는 개략도.

도 8은 역 감마 변환기를 도시하는 개략도.

도 9는 도 8의 변환기의 특징들을 도시하는 개략도.

도 10은 도 4의 제어 장치의 제어 판독 전용 메모리(ROM)의 내용을 도시하는 개략도.

도 11은 도 4의 제어 장치의 제어 랜덤 액세스 메모리(RAM)의 내용을 도시하는 개략도.

도 12는 액티브 데이터 인에이블 신호를 도시하는 개략 타이밍도.

도 13a 및 도 13b는 도 1의 장치의 수직 보간기의 동작을 도시하는 개략도.

도 14는 도 1의 장치를 포함하는 비디오 카메라를 도시하는 개략도.

도 15는 도 1의 장치에 접속된 비디오 카메라를 도시하는 개략도.

도 16은 도 1의 장치를 포함하는 비디오 테이프 레코더를 도시하는 도면.

본 발명은 신호 처리 장치를 제공하며, 상기 신호 처리 장치는,

제어 판독 전용 메모리로서, (i) 상기 장치의 신호 처리 동작들을 제어하기 위한, 2세트 이상의 신호 처리 파라미터 데이터들과, (ii) 제어 판독 전용 메모리에 저장된 신호 처리 파라미터 데이터의 세트들 중 하나를 지정하는 구성 데이터를 저장하는, 상기 제어 판독 전용 메모리,

제어 판독/기록 메모리로서, (i) 적어도 한 세트의 신호 처리 파라미터 데이터와, (ii) 제어 판독 전용 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터 또는 제어 판독/기록 메모리에 저장된 한 세트의 신호 처리 파라미터를 지정할 수 있는 구성 데이터를 저장할 수 있는, 상기 제어 판독/기록 메모리, 및

상기 제어 판독 전용 메모리 내의 구성 데이터 또는 상기 판독/기록 메모리내의 구성 데이터 중 어느 것이 사용을 위해 선택되어야 하는지를 지정하는 입력 선택 신호에 응답하여, 상기 신호 처리 장치가 선택된 구성 데이터에 의해 지정된 신호 처리 파라미터 데이터에 따라 신호 처리 동작들을 수행하도록 상기 신호 처리 장치를 제어하는 제어 논리를 포함한다.

따라서, 본 발명은 상기 장치의 가능한 세 동작 모드들을 허용하는 편리한방법을 제공한다. 즉,

(i) 디폴트 동작 모드가 요구되면, 제어 판독/기록 메모리 내에 어떠한 것도 로드할 필요가 없다. 사용될 신호 처리 파라미터 데이터는 제어 판독 전용 메모리에 영구히 기록된 구성 데이터에 의해 지정되고 필요한 파라미터 데이터는 제어 판독 전용 메모리에서 발견된다.

(ii) 그러나, 제어 판독 전용 메모리 내에 미리 프로그램된 다른 파라미터 데이터를 사용하는 상이한 동작 모드가 요구되면, 제어 판독/기록 메모리 내에 단지 다른 버전의 구성 데이터를 기록하는 것만이 필요하다. 이것은 제어 판독 전용 메모리 내에 저장된 파라미터 데이터의 비-디폴트(non-default) 세트들에 포인터들을 제공할 것이다.

(iii) 다른 가능성으로는, 제어 판독 전용 메모리 내에 저장된 파라미터 데이터의 가능한 세트들을 사용할 수 없는 동작 모드가 요구되면, 판독/기록 메모리에는 대체 파라미터 데이터가 저장될 수 있고 판독/기록 메모리 내에 유지되어 있는 구성 데이터에 의해 포인트될 수 있다.

상술된 형태의 비디오 다운-변환 장치의 다른 특징은, 고품질 비디오 출력을 위해, 다수의 탭들을 갖는 수평 및 수직 보간 디지털 필터들이 사용되어야 한다는 것이다. 따라서, 각 필터링 동작에 대하여 상당히 다수(예를 들어, 11 또는 13)의 필터 계수들이 필요하다.

그러나, 각 필터링 동작은 다수의 계수들을 필요로 할뿐만 아니라, 출력 비디오 필드의 생성 동안 계수들의 이러한 다수의 세트들이 필요할 수도 있다. 이것은 수직 보간기의 특정한 문제점이다. 일반적으로, 출력 비디오 라인은 입력 라인의 수직 위치와 공간적으로 일치하지 않을 것이다. 입력 라인들에 대한 전류 출력 라인의 상대적 위치에 따라, 계수들의 다른 세트가 수직 보간기에 의해 수행되는 필터링 처리를 위해 필요할 것이다. 예를 들어, 계수들의 가능한 n개의 세트들이 제공되면, 출력 라인의 수직 위치는 입력 라인 간격의 1/n의 정확도로 지정될 수 있다.

통상적으로, 고품질의 다운-변환을 달성하기 위한 수직 필터 계수들의 가능한 세트들의 수는 32가 될 수 있다. 이러한 모든 세트들은, 입력 라인들에 대해 각 출력 비디오 라인의 상대적인 수직 위치가 필드 아래로 변화하기 때문에, 단일 출력 필드가 발생하는 동안 서로 다른 단계들에서 필요할 수 있다. 따라서, 이 예에서, 한 필드에서 필요로 하는 계수들의 수는,

13(taps) × 32(세트당 계수들)

가 될 것이며, 수직 보간기에서 필요로 하는 저장 용량은 각 계수가 10비트의 정확도로 지정된다는 가정하에서,

13 × 32 × 10 bits = 4160 bits

가 될 것이다.

개별 성분들을 사용하여 제조된 장치에서, 수직 보간기에서 이러한 데이터량을 저장하는 필요성은, 장치가 커지고 값이 비싸며 전력 소비가 클지라도, 그렇게 큰 문제가 되지 않는다. 그러나, 응용 주문형 집적 회로(ASIC) 제조에 있어서, 전체 회로를 위해 사용될 수 있는 논리 게이트들의 수는 엄격히 제한되어, 단지 수직보간기용 국부 레지스터들을 제조하기 위해 다수의 게이트들을 사용하는 것은 바람직하지 않다.

따라서, 이러한 형태의 ASIC 설계에서는 제한된 수의 이용 가능한 논리 게이트들과 고품질의 비디오 처리의 필요성 사이에 충돌이 발생한다.

따라서, 본 발명은 또한 비디오 신호 처리 장치를 제공하며, 상기 비디오 신호 처리 장치는,

입력 비디오 신호로부터 출력 비디오 신호의 비디오 라인들을 발생시키도록 동작할 수 있는 수직 보간기로서, 입력 비디오 신호의 라인들에 대해 출력 라인의 수직 위치에 따라 각각의 보간 계수들의 세트를 이용하여 각 출력 라인을 발생시키는, 상기 수직 보간기와,

각 장치와 관련된 국부 레지스터들에 저장된 비디오 신호 파라미터 데이터에 따라 비디오 신호 처리를 수행하도록 동작할 수 있는 다른 비디오 신호 처리 장치들과,

출력 비디오 신호의 비디오 필드당 다른 신호 처리 장치들에 비디오 신호 파라미터 데이터를 1회 제공하고, 출력 비디오 신호의 비디오 라인당 수직 보간기에 한 세트의 보간 계수들을 1회 제공하는 제어 논리로서, 각 공급된 보간 계수들의 세트는 다음 발생된 출력 비디오 라인의 수직 위치에 적합한, 상기 제어 논리를 포함하는 비디오 신호 처리 장치를 제공한다.

본 발명은 갱신될 수직 보간기 이외의 신호 처리 장치들에 새로운 계수 또는 구성 데이터를 필드당 1회 제공하고, 갱신될 수직 보간기에는 적절한 보간 계수들의 세트를 라인당 1회 제공함으로써, 상술된 충돌을 처리하고 완화시킨다. 이것은 수직 보간기가 이전에 필요로 했던 다수(예를 들어, 32)의 세트들 대신에 계수들의 단지 하나 또는 두 세트들을 저장할 필요가 있다는 것을 의미한다(언제 갱신되는가에 따라 다르며, 바람직하게는 라인 블랭킹 동안이며, 이 때는 한 세트만 저장되어도 된다).

따라서, 본 발명은 수직 보간기와 관련된 저장 문제들은, 이들이 계수들의 다수의 세트들을 필요로 하지 않는 경향이 있기 때문에, 이러한 형태의 장치(예를 들어, 수평 보간기)에서 다른 처리 장치들에 적용되지 않는 경향이 있음을 알 수 있다. 따라서, 라인-대-라인 갱신은 다른 장치들에 적용될 필요가 없다.

수직 보간기 계수들이 입력 라인당 1회 갱신되는 것이 더 편리하면, 더 자주 갱신 될 수 있더라도 출력 활성 라인당 단 1회만 갱신되어야 한다.

본 발명은, 도면 전체에 걸쳐 동일한 부분들이 동일한 참조 부호들로 표기된 첨부 도면을 참조하여 실시예로 설명된다.

도 1은 다운-변환 장치의 개략도이다. FIFO 메모리(150)를 제외한 도 1의 장치의 모든 부분은 단일 응용 주문형 집적 회로(ASIC)(10)로서 구체화된다.

다운-변환 장치는 입력에서 고선명도의 디지털 비디오 신호를 수신하고, 출력에서 표준 또는 종래 선명도의 디지털 비디오 신호를 발생한다. 다운-변환 처리는 수직 다운-변환이 뒤따르는 수평 다운-변환을 포함한다. 입력 및 출력 비디오 신호들 모두가 동일한 프레임 또는 필드 레이트라고 가정하면, 시간적인 변환은 수행되지 않는다. 공간 다운-변환에는 필요한 출력 표준으로의 비디오 데이터 이미지인핸스먼트(enhancement), 컬러 매핑, 및 포맷팅이 이어진다.

다양한 다른 표준 변환들은 이하 설명될 구성 데이터의 제어하에서 도 1의 장치에 의해 실행될 수 있다. 이러한 변환 모드들은,

1035 라인/2:1 인터레이스 대 485 라인/2:1 인터레이스

1080 라인/2:1 인터레이스 대 485 라인/2:1 인터레이스

1035 라인/2:1 인터레이스 대 364 라인/2:1 인터레이스

1080 라인/2:1 인터레이스 대 364 라인/2:1 인터레이스

1152 라인/2:1 인터레이스 대 576 라인/2:1 인터레이스

1035 라인/2:1 인터레이스 대 485 라인/1:1 순차 주사(progressive scan)

1080 라인/2:1 인터레이스 대 485 라인/1:1 순차 주사

이다.

고선명도의 입력 비디오 데이터는 먼저 하프-대역 휘도 필터(half-band luminance filter)(20)를 통과하고 거기서 수평 보간 단계(30)로 간다. 이러한 단계들은 도 2에 더 상세히 도시되어 있으며, 이는 휘도 데이터 스트림(Y)과 멀티플렉스 색차 데이터 스트림(PbPr)이 수신되어 다운-변환기의 입력 단계들에서 서로 다르게 처리되는 방법을 도시한다. 특히, 휘도 데이터 스트림만 하프-대역 필터(20)에 공급된다. 멀티플렉스 색차 데이터 스트림은 먼저 디멀티플렉서(22)로 전달되고, 디멀티플렉스된 Pb 및 Pr 신호들은 둘 다 지연 소자들(24)에 의해 지연되어 하프-대역 수평 필터의 지연을 보상한다. 그후, 필터링된 휘도 데이터 및 지연된 디멀티플렉스 색차 데이터는 3개의 각 수평 보간기들(30', 30", 30''')을 통과한다.

이러한 초기의 처리 단계 이후의 자리맞춤(justification)은, 1125 라인의 표준의 소위 4:2:2의 고선명도 디지털 비디오 신호들에서, 휘도 데이터 스트림(Y)이 74㎒의 데이터 레이트를 갖고 두 색차 데이터 스트림들(Pb, Pr)이 각각 37㎒의 데이터 속도를 갖는다(이러한 것들이 함께 멀티플렉스될 때, 74㎒의 데이터 레이트를 갖는 합성 색차 데이터 스트림을 제공한다). 74㎒의 데이터 스트림으로 동작하는 집적 회로들은 기술적으로 생산하기가 더욱 어렵고 일반적으로 37㎒로 데이터를 처리하는 회로들보다 전력 소비가 더 크기 때문에, 휘도 데이터에 대해 수행되는 제 1 동작은 하프-대역 필터링이며, (도시되지는 않았지만) 데이터를 데시메이트(decimate)하여 37㎒의 휘도 데이터 레이트를 제공한다. 이것은 휘도 데이터 경로의 하프-대역 수평 필터(20)만 74㎒의 데이터 레이트로 동작해야 한다는 것을 의미한다. (그러한 고속 처리 속도로 동작하기 위해서, 하프-대역 수평 필터(20)는 곱셈 및 덧셈 아키텍처보다는 시프트 및 덧셈 아키텍처를 사용하여 구현된다.)

유사하게, 74㎒로 멀티플렉스된 색차 데이터 스트림(PbPr)은 먼저 (디멀티플렉서(22)에 의해) 디멀티플렉스되어, 후속 처리를 위한 두 개의 개별적인 37㎒ 데이터 스트림들을 제공한다. 이것은 색차 데이터 경로에서 디멀티플렉서(22)만 74㎒의 데이터 속도로 동작해야 하는 것을 의미한다.

이러한 장치는 또한, 휘도 데이터의 하프-대역 필터링 및 데시메이션 이후 모든 이어지는 처리가 동일한 데이터 레이트들(즉, 4:4:4 비디오 신호)을 갖는 휘도 및 색차 데이터 스트림들에 대해 발생한다는 이점을 갖는다. 이것은 4:4:4 표준 또는 4:2:2 표준 중 하나의 출력 신호를 발생하기 위해 유연성(flexibility)을 제공한다.

이러한 장치의 다른 이점은, 3개의 수평 보간기들(30', 30", 30''')이 모두 동일하게 만들어질 수 있다는 것이다. ASIC 설계의 경우에, 이것은 설계 작업을 매우 간단하게 할 수 있다.

다시 도 1 에서, 도면을 명확히 하기 위해, 각각 Y, Pb, Pr 데이터에 대한 3개의 평행 신호 경로들 중 하나만 도시되어 있음을 주지해야 한다.

수평 보간기(30)의 목적은, 입력 (고선명도) 표준의 라인당 화소들의 수로부터 출력 (표준 선명도) 표준의 라인당 필요한 화소들의 수로 변환하는 것이다. 수평 보간기(30)는 이를 달성하기 위한 두 가지 방법들, "압축(squeeze)" 모드 및 "에지 절단(edge crop)" 모드를 제공한다.

압축 모드에서, 입력 화소들의 전체 라인의 이미지 컨텐츠는 출력 화소들의 각 라인을 발생시키는데 이용된다. 이것은 출력 비디오 신호의 종횡비가 입력 비디오 신호의 종횡비와 다르면, 이미지의 수평 압축 왜곡을 초래할 수도 있다. 대조적으로, 에지 절단 모드에서, 각 라인의 하나 또는 두 끝 부분들의 일부 이미지 컨텐트는 출력 라인들이 발생될 때 버려지지만, 이것은 입력 및 출력 종횡비의 차이가 에지 절단의 올바른 양에 의해 보상되면 수평 압축 왜곡이 출력 화상에 삽입되지 않도록 보상된다.

따라서, 수평 보간기(30)는 입력 화소들의 각 라인 모두 또는 서브 세트에기초하여 출력 화소들의 라인들을 발생시켜야 한다. 에지 절단 모드에서는, 각 입력 이미지에 대한 출력 (절단된) 이미지의 수평 위치의 미세한 조정을 위해 1/4 화소 오프셋들을 제공할 수 있다. 압축 모드에서는, 화소들의 라인들의 샘플 레이트를 간단히 일반적으로 약 3/4의 팩터만큼 줄인다.

수직 변환 처리는 라인 드랍이 이어지는 수직 보간을 포함한다.

수평 보간기(30)의 출력은 12라인 지연 장치(40)를 통과하여 그로부터 13 탭 수직 보간기(50)로 간다. 이것은 입력 라인들과 동일한 라인 레이트로 화소들의 출력 라인들을 발생한다. 그러나, 이하 설명되는 바와 같이, 수직 보간기의 출력 라인들 중 몇 개의 라인들만 "활성(active)" 라인들로서 처리되고, 나머지는 버려지는 "더미(dummy)" 라인들이다.

선택적으로 접속된 이미지 인핸서는 수직 보간기의 출력에 제공된다. 이미지 인핸서는 이하 도 5와 관련하여 더욱 상세하게 설명한다.

이미지 인핸서에 의해 출력된 비디오 데이터는 종래의 YC(휘도-색차)를 지나 RGB(적색-녹색-청색) 매트릭스로 전달된다. 이것은 그 출력에서 적색, 녹색, 청색의 성분 비디오 신호들을 발생한다. 상기 성분 비디오 신호들(또는 컬러 바 테스트 발생기(80)에 의해 제공된 컬러 바 테스트 신호)은 역 감마 보정 기능을 적용하는 역 감마 변환기(90)에 공급되며, 색 측정 변환기(colorimetry converter)(100) 및 감마 변환기(110)가 이어진다. 역 감마 변환기(90), 색 측정 변환기(100), 감마 변환기(110) 체인의 목적은, 먼저 고선명도의 포맷에 따라 수행되는 임의의 감마 변환이 반전되도록 한 다음, 적색, 녹색, 청색에 대해 컬러 표준들을 고선명도의 포맷에 적용할 수 있는 것으로부터 표준 선명도의 포맷을 위한 것으로 변경될 수 있고, 결국 표준 선명도의 포맷에 적합한 감마 보정이 적용되도록 하기 위한 것이다.(고선명도와 표준 선명도의 비디오에 관한 감마 보정 및 컬러 또는 인광물질 표준들은 보통 서로 다르다는 것을 주지하여야 한다.) 이러한 장치는 또한 색 측정 변환이 R, G, B 성분들의 비선형 처리된 감마 보정된 버전들보다는 기본 R, G, B 성분들에 대하여 수행되도록 한다.

감마 변환기(110)의 출력은 외부 FIFO 메모리(150)에 공급된다. FIFO 메모리(150)의 목적은 데이터가 입력 비디오 신호와 관련된 클럭 레이트로 입력되도록 하고 출력 비디오 신호와 관련된 클럭 레이트로 출력되도록 한다. 따라서, 이 경우에, 데이터는 입력 비디오 신호의 데이터 레이트에 대한 클릭 레이트로 FIFO 메모리에 기록되고, 필요한 출력 비디오 신호 포맷에 대한 클럭 속도로 판독된다.

또한, 회로의 이러한 위치에서 외부 접속으로서 FIFO 메모리(150)를 제공함으로써, 외부 색 측정 변환기 또는 이미지 인핸서는 FIFO 메모리(150)에 제공된 접속부들을 이용함으로써 처리 스트림에 삽입될 수 있다.

FIFO 메모리(150)의 출력은 ASIC(10)에 다시 공급되고, 표준 선명도의 출력이 RGB 또는 YC 형태가 되도록 하는 YC 매트릭스(120)에 선택적으로 접속된 RGB를 통해 라우팅되며, 하프-대역 색차 필터(130)가 선택적으로 접속된다. 필터(130)가 회로 밖에 있다면, 출력은 4:4:4 포맷이 된다. 필터(130)가 회로 내에 있다면, 두색차 데이터 스트림들은 하프-대역 필터링되고 서브 샘플링되어, 출력은 4:2:2 포맷이 된다. 마지막으로, 신호는 출력 멀티플렉서 및 블랭킹 삽입기(140)로 전달된다.

도 3은 수직 보간기(50)의 동작을 도시하는 개략도이다.

일반적으로, 출력 라인은 입력 라인의 수직 위치와 공간적으로 일치하지 않을 것이다. 입력 라인들에 대한 전류 출력 라인의 상대적 위치에 따라, 계수들의 다른 세트는 수직 보간기에 의해 수행된 필터링 처리를 필요로 할 것이다. 본 시스템에서, 계수들의 가능한 32 세트들이 제공되어, 출력 라인의 수직 위치가 입력 간격의 1/32의 정확도로 지정될 수 있다.

계수들의 32 세트들은 수직 보간기에 저장되지 않고, 각 출력 라인의 적합한 세트 대신에 각 라인의 바로 앞의 라인 블랭킹 기간 동안 수직 보간기에서 레지스터들 내에 로드된다. 이것은 출력 필드의 발생동안 필요할 수도 있는 계수들의 완전한 세트를 저장하기 위한 수직 보간기에서 13개의 10-비트 레지스터들의 32 세트들의 뱅크가 필요하지 않도록 한다.

따라서, 라인 블랭킹 간격에서 수직 보간기 레지스터 내에 로드될 계수들의 올바른 세트를 선택하기 위해서, 수직 보간기는 입력 라인들(여기서는 계수들의 가능한 32 세트들에 대응하도록 모듈로-32 산술(modulo-32 arithmetic)로 표현됨)에 관한 다음 출력 라인의 위치의 주기적 카운트를 유지하는 카운터를 포함한다. 이 어드레스 신호는 제어 논리(도 1에는 도시되어 있지 않지만, ASIC(10) 내에 제공되어 있고 도 4에 개략적으로 도시되어 있음)에 전송되어 다음 라인 블랭킹 간격에서 수직 보간기에 전송될 계수들의 올바른 세트를 지정한다.

도 3은 필터 계수들의 가능한 3 세트들에 대응하는 이러한 처리의 간략한 버전을 도시하며, 여기서는 3개의 가능한 어드레스 값들(A = 0, 1, 2)이 사용될 수도 있다. 도 3에서, 제어 논리에 전송된 어드레스 값은 입력 라인들에 대해 전류 출력 라인의 상대적 수직 위치에 의존한다는 것을 알 수 있다.

수직 보간기 계수들 및 많은 다른 제어 문제들의 갱신을 처리하는 제어 논리가 도 4에 대략 도시된다.

제어 논리는 계수들을 저장하기 위한 2개의 메모리들과 도 1에 도시된 다양한 장치들과 관련된 다른 구성 데이터를 포함한다. 이들은 이중 포트 랜덤 액세스 메모리(RAM)(200)와 판독 전용 메모리(ROM)(210)이다. 이중 포트 RAM(200)에서의 데이터 기록 및 판독과 ROM(210)에서의 데이터의 판독은 어드레스 발생기(220)에 의해 제어된다.

이중 포트 RAM(200)과 ROM(210)의 내용은 하기에 더 상세히 설명하겠지만, 간단하게 ROM(210)은, 이미지 인핸서 및 색 측정 변환기와 같은 장치들을 위한 다양한 가능한 구성 데이터와 함께, (상술된 바와 같은) 다운-변환기의 각 가능한 동작 모드에 대한 각각의 수평 및 수직 필터 계수들의 세트를 포함한다. ROM(210)은 또한 다운-변환기의 디폴트 동작 모드를 정의하는 10바이트 구성 워드를 포함한다.

이중 포트 RAM(200)은 한 세트의 수평 및 수직 필터 계수들을 위한 저장 용량과, 이미지 인핸서, 색 측정 변환기 등을 위한 한 세트의 구성 데이터와, 10-바이트 구성 워드를 제공하는 ROM(210)의 구조를 반영한다.

동작에 있어서, 동작의 디롤트 모드(예를 들어, 525 라인 출력 변환에 대한 1125 라인, 1035 활성 라인들의 고선명도 입력, 인터레이스, 압축 모드)가 필요하며, 이중 포트 RAM(200)에 어떤 것도 로드할 필요가 없다. 이러한 계수들의 다양한 세트들의 이용은 ROM(210)에 영구히 기록된 10-바이트 구성 워드에 의해 지정되고, 필요한 계수들은 ROM(210)에서 발견된다.

그러나, ROM(210)에 저장된 다른 계수들을 이용하는 상이한 동작 모드가 필요하면, RAM(200)에 10-바이트의 구성 워드의 다른 버전을 기록하기만 하면 된다. 이것은 비-디볼트 계수들의 세트들 및 ROM(210)에 저장된 구성 데이터에 포인터들을 제공할 것이다.

다른 가능성으로는, ROM(210)에 저장된 다른 데이터 및 계수들의 가능한 세트들을 이용할 수 없는 동작 모드가 필요하면, 대체 계수들이 RAM(200)에 저장될 수 있고 RAM(200)에 저장된 10-바이트 구성 워드에 의해 포인트될 수 있다.

데이터는 직렬 또는 병력 인터페이스(각각 230, 240) 중 하나에 의해 RAM에 로드될 수 있다. RAM과 ROM에서 판독된 데이터는, ROM에 유지되어 있거나 또는 RAM에 유지되어 무효가 된 10-바이트 구성 워드의 상태에 따라 RAM에 저장된 데이터 또는 ROM에 저장된 데이터 중 하나를 선택하는 멀티플렉서(250)에 제공된다.

수평 및 수직 보간기들을 포함하는, 도 1의 모듈들 각각은 공통 데이터 및 어드레스 버스에 의해 접속된다. 모듈들 중 하나의 모듈에 대한 구성 또는 계수 데이터 갱신이 필요할 때, 적절한 어드레스가 제어 논리 및 데이터 버스 상에 놓인 대응하는 데이터에 의해 어드레스 버스 상에 놓여진다. 일반적으로, 계수 및 제어 데이터는 필드 블랭킹 동안 갱신되며, 이때 라인 블랭킹 동안 갱신되는 수직 보간기의 계수는 제외된다.

도 5는 이미지 인핸서(60)를 도시하는 개략도이다. 이미지 인핸서의 기본 기능은 이미지 디테일의 재생을 강화하기 위해 비디오 신호의 고주파수 성분들을 증폭하는 것이다. 예를 들어, 소니사의 DVW-700/700P 및 BVW-D600/D600P 카메라-레코더들에 사용된 것과 매우 유사한 기술들이 채용된다.

처리는 휘도 신호에만 적용되고, 색차 성분들은 단순히 보상 지연들(300)에만 종속된다.

따라서, 휘도 신호(Y)는 지연 장치(310) 및 레벨 종속 처리기(320)에 병렬로 공급된다. 이것은 감마 보정에 의해 밝은 영역들 보다 더 많은 잡음을 갖는 경향이 있는 어두운 영역들에서의 인핸스먼트를 감소시키도록 설계된 휘도 신호에 비선형 레벨 종속 기능을 적용한다. 이 기능은 (1024 또는 10 비트까지의 값들의 가능한 범위로부터) 192로 입력 화소값들을 클리핑하고, 클리핑된 신호를, 예를 들어, 1/16의 팩터만큼 스케일링하고, 끝수를 버리며, 원래의 입력 신호로부터 이 스케일링된 신호를 감하여 이루어진다.

수평 및 수직 방향의 고역 및 대역 필터링(high-pass and band-pass filter)이 이어져, 디테일 (고주파수) 성분들의 인핸스먼트를 제공하고, 또한 다운-변환된 비디오가 NTSC 또는 PAL 표준들을 이용하여 궁극적으로 인코딩될 때 소위 크로스-컬러(cross-colour)를 피할 수 있다.

수평 및 수직 인핸스먼트의 비율은 곱셈기(330)에 수평/수직 디테일비(detail ratio)를 적용함으로써 조정될 수 있다. 이어서, 조합된 신호에는 "크리스레닝(crispening)"으로 알려진 다른 비선형 기능이 행해진다. 이것은 작은오브젝트들에 부가되는 디테일량(amount of detail)을 줄이도록 설계되고 또한 디테일 신호의 잡음량을 줄이도록 설계된다. 이것은 디테일 이득이 제로 미만인 디테일 신호에 대해 임계치를 설정함으로써 이루어진다. 이 블록의 다른 기능은 디테일 신호를 클리핑하여, 부가될 수 있는 최대 디테일량을 제한하는 것이다. 그 기능은 입력을 다양한 레벨로 클리핑하여 원래의 신호에서 클리핑된 신호를 감함으로써 이루어질 수 있다.

디테일 신호의 레벨은 지연된 원래의 휘도 신호에 부가(350)되기 전에 다른 곱셈기(340)에 의해 조정될 수 있다.

도 6과 도 8은 감마 변환기 및 역 감마 변환기 각각을 도시하는 개략도이며, 도 7과 도 9는 필수 감마 변환 및 역 감마 변환 전달 기능들을 도시한다.

감마 변환기 및 역 감마 변환기 각각에서 64-값 룩-업 테이블(LUT)은 각각의 화소값의 최상위 6 비트에 의해 어드레스 된다. 이것은 출력들로서 차(difference)신호 및 베이스 신호를 만든다. 각 입력 화소값의 최하위 7 비트에는 차 신호가 곱해지고, 이어서 출력 화소값을 발생시키도록 베이스 신호에 가산된다. 이러한 처리는 적색, 녹색, 청색 화소값들에 병렬로 적용된다. 차 및 베이스 값들은 도 7과 9에 도시된 필수 곡선들에 근접하도록 선택된다.

도 10은 제어 ROM(210)의 내용을 개략적으로 도시한다.

ROM(210)은 그 첫 번째 10바이트인 0x000 내지 0x009에 10-바이트 구성 워드를 저장하고,

두 세트의 수평 보간 계수들(각각 에지 절단 모드 및 압축 모드)과,

네 세트의 수직 보간 계수들과,

두 세트의 역 감마 계수들과,

두 세트의 출력 감마 보정 계수들과,

세 세트의 색 측정 변환 계수들이 이어진다.

ROM(210)에 저장된 10-바이트 구성 워드는 상술된 계수들의 세트들의 2 ×4 ×2 ×2 ×3 순열의 한 디폴트 동작 모드를 지정한다.

ROM(210)에 저장된 계수를 여전히 사용하는 비-디폴트 동작 모드를 필요로 하면, 대체 10-바이트 구성 워드를 도 11에 도시된 바와 같이 RAM(200)의 대응하는 어드레스로 로드할 필요가 있다.

저장된 동작 모드들로부터 다른 변형들이 필요하면, 다른 계수들이 RAM(200)의 각 어드레스 범위들로 로드될 수 있고, 그에 따라 RAM의 10-바이트 구성 워드를 설정함으로써 그 사용이 지정될 수 있다.

RAM 또는 ROM의 구성 워드 중 어느 것이 사용될 것인가를 선택하는 것은 이중 포트 RAM에 대해 직렬 또는 병렬 외부 데이터 전송 포트 중 어느 것이 인에이블되는가를 검출함으로써 설정되거나(그러한 경우 RAM의 구성 워드가 사용됨), 또는 제어 논리(도시되지 않음)에 대한 외부 제어 입력에 의해 설정된다. 그러나, 다른 실시예에서, 장치에 마지막으로 전원이 공급된 이후 RAM 내에 구성 워드가 기록되었는지를 검출함으로써 선택이 설정될 수 있다.

도 12는 도 1의 장치의 활성 데이터 인에이블 신호의 사용을 도시하는 개략 타이밍도이다.

상술된 바와 같이 수직 보간기는 그 입력에서의 화소들의 매 라인마다 그 출력에서 화소들의 한 라인을 생성한다. 마찬가지로, 수평 보간기는 그 입력에서의 화소값들과 동일한 데이터 레이트로 출력 화소값들을 발생한다.

이러한 방식으로 회로를 배열하는 이유는, 수평 보간기로부터 외부 FIFO 메모리 직전까지의 모든 처리 장치들은 동일한 클럭 속도로 동작 할 수 있기 때문이다. 즉, 수평 보간기의 출력에서는 다른 클럭이 필요하지 않으며 수직 보간기의 출력부에서도 다른 클럭이 필요하지 않다.

그러나, 장치는, 수평 보간기에 의해 출력된 몇몇 화소값들이 출력 이미지에서 요구되지 않는 "더미" 값이고, 마찬가지로 수직 보간기에 의해 출력된 화소들의 몇몇 라인들은 전부 "더미" 라인들이라는 것을 의미한다.

따라서, 실제 데이터 값과 더미 데이터 값을 구별하기 위해 "활성 인에이블"신호가 채용된다. 이것은 수평 및 수직 보간기들과 관련된 카운터들(도시되지 않음)에 의해 발생되어, 예를 들어, 수평 보간기가 3/4의 서브 샘플링 비율로 동작하면 활성 인에이블 플래그는 수평 보간기에 의해 출력된 네 개의 화소값들 당 하나에 대해 (더미 데이터를 나타내는) 하이가 되도록 할 것이다. 이와 유사하게, 수직 변환 비율이 약 1/2이면, 수직 보간기에 의해 발생된 라인들 중 대략 절반이 "더미" 라인들로서 플래그될 것이다. 전체로서, 이것은 "활성"으로서 플래그되는 수평 및 수직 보간기들에 의해 출력된 화소값들 중 약 3/8 만 제공할 것이다.

활성 인에이블 신호는 실제로 수평 및 수직 보간에 대해 발생된 각 활성 인에이블 신호들의 논리적 OR 조합에 의해 발생된다.

도 1의 장치의 각 처리 단계에서, 수평 보간기와 외부 FIFO 사이에 공동 클럭 신호에 따라 제 1 동작으로서 입력 데이터가 래치된다(샘플링된다). 활성 인에이블 신호는 각 장치에 병렬로 공급된다(예를 들어, 래치되거나 또는 지연된다). 활성 인에이블 신호가 하이이면, 각 장치에 입력된 전류가 매우 간단하게 래치되지 않으며 현재 값이 유지된다. 이것은 수평 보간기를 따르는 처리 소자들에 대한 특정 클럭 사이클들을 "스트레칭(stretching)"하는 효과를 갖는다.

이러한 처리는 도 12에 도시되어 있으며, 여기서, D0, D1, D2, ..., D7은 활성 화소값들이고, X는 수평 보간기에 의해 출력된 네 개의 화소마다의 더미 값을 의미한다. 도 12의 제 2 라인은 활성 인에이블 신호를 나타낸다.

수평 보간기에 의해 출력된 데이터가 그것을 수신하기 위한 다음 장치에 의해 래치될 때, 활성 인에이블 신호는 더미 값 X가 래치되는 것을 방지하고, 대신 D2 및 D5 값들이 두 클럭 사이클들 및 처리가 중단되는 동안 유지된다. 이와 유사하게, 다음 라인에서, D1 및 D4 값들이 두 클럭 사이클들 동안 유지된다.

도 13a 및 도 13b는 수직 보간기의 동작의 일부를 개략적으로 도시한다.

도 1의 장치의 한 가능한 사용에 있어서, 입력 고선명도 비디오 신호는 60Hz의 필드 레이트로 동작하는 고선명도의 소스로부터 유도된다. 그러나, NTSC 출력이 필요하면, 필드 레이트는 1000에서 59.94Hz의 한 부분에 의해 변경되어야 한다. 이것은 비디오의 몇 초마다 한 필드를 드랍하는 다운-변환 장치의 필드-드랍핑 변환기 업스트림을 이용하여 편리하게 실행될 수 있지만, 이것은 다운-변환기에 공급된 신호의 필드 극성의 갑작스런 반전을 초래한다.

극성 반전의 효과는 활성 라인들 중 홀수 라인들을 갖는 비디오 포맷에서 특히 분명한데, 이것은 한 필드가 다른 필드보다 한 라인 더 갖기 때문이다.

입력 비디오 신호의 이따금씩의 필드 극성 반전들에 대처하기 위해서, 수직 보간기가 배치되어 입력 필드의 두 극성으로부터 특정 극성의 출력 필드를 발생시킬 수 있도록 한다. 이것은 현재의 설계 기법에서 매우 간단히 이루어질 수 있는데, 이것은 (도3과 관련하여 설명된 특정 카운터에서) 수직 보간기가 입력 라인들에 대한 출력 라인의 상대적 위치에 따라 각각의 출력 라인을 위해 보간 계수들의 올바른 세트를 자동으로 요청할 것이기 때문이다. 따라서, 보간 계수들의 요청이 관계되는 한 홀수 입력 필드와 짝수 입력 필드간의 차이는 단지 입력 라인들의 공간적 위치가 한 라인의 절반만큼 변경된다는 것이다.

그러나, 그것은 화상의 수직 극단들(extremes)에서 주관적으로 아티팩트들(artifacts)을 방해하여, 단계들이 이러한 문제점을 피하게 할 수 있음을 알 수 있다.

확인되어 제기된 가능성 있는 문제는, 큰 출력 필드(즉, 여분의 라인을 갖는 출력 필드)는 큰 입력 필드(여분의 라인을 갖는 입력 필드)로부터 유도되어 공간적으로 정렬되면, 입력 필드 극성이 반전될 경우 더 큰 출력 필드가 실제로 반드시 유도되어야 하는 (더 작은) 입력 필드를 초과하여 확장된다는 것이다. 출력 필드의 최상단 및 최하단 라인들(extreme top and bottom lines)은 입력 필드의 비-활성 영역의 블랙 라인들로부터 적어도 부분적으로 유도된다. 그러나, 다른 입력 극성에서, 극단의 출력 라인들은 입력 필드의 활성 라인들로부터 유도된다. 따라서, 입력필드 극성 반전이 야기되면, 큰 출력 필드의 극단의 라인들은 휘도가 변경되는데, 이것은 활성 라인들로부터의 보간과 비-활성 라인들로부터의 보간 사이에서 극단의 라인들이 변경되기 때문이다.

이러한 문제는 출력 프레임의 극단의 라인들(즉, 큰 출력 필드의 극단의 라인들)과 큰 입력 필드의 비-극단(non-extreme)의 라인들(즉, 입력 프레임의 상단에서 하단의 절어도 한 라인)을 공간적으로 정렬함으로써 본 시스템에서 처리될 수 있다. 이것은 출력 화상이 아주 약간 수직으로 절단되는 것을 의미하지만, 이것은 입력 극성 반전이 발생될 때 몇 초마다 화상의 상단 및 하단 에지들에서 휘도 변동들을 선택적으로 방지하기에 바람직한 것으로 간주된다.

도 13a 및 도 13b는 이러한 기술의 특정 예를 도시한다. 도 13a에서, 고선명도 비디오 신호의 입력 필드들(F0, F1)은 낮은 선명도 신호의 각 출력 필드들(F0, F1)로 변환된다. 특히, 출력 필드 F0은 입력 필드 F0으로부터 완전히 유도되며, 출력 필드 F1은 입력 필드 F1로부터 완전히 유도된다. 이와 유사하게, 도 13b에서는 입력 필드들(F0', F1')이 반대 필드 극성이다. 출력 필드 F0은 입력 필드 F0'로부터 완전히 유도되고, 출력 필드 F1은 입력 필드 F1'로부터 완전히 유도된다.

큰 출력 필드의 최상단 및 최하단 라인들은 공간적으로 큰 입력 필드의 상단-다음(next-to-top) 및 하단-다음(next-to-bottom) 라인들과 함께 정렬되기 때문에, 입력 비디오 신호에 필드 극성 변화가 있을지라도, 큰 출력 필드는 절대로 유도될 입력 필드를 초과하여 확장되지는 않는다.

도 14, 도 15, 도 16은 도 1의 장치의 세 가지 응용들을 개략적으로 도시한다. 특히, 도 14는 도 1의 장치를 포함하는 비디오 카메라를 개략적으로 도시하고, 도 15는 도 1의 장치에 접속된 비디오 카메라를 개략적으로 도시하며, 도 16은 도 1의 장치를 포함하는 비디오 테이프 레코더를 개략적으로 도시한다.

도 14에서, 비디오 카메라(400)는 고선명도 비디오 신호를 발생하도록 동작할 수 있는 고선명도의 감광 소자(410)를 포함한다. 상술된 형태의 다운-변환기(420)가 (적절하게는 비디오 아날로그-디지털 변환기와 함께) 평행한 신호 경로에 놓여, 카메라가 실질적으로 동시에 표준 선명도 및 고선명도의 신호를 출력할 수 있도록 한다. 필요하다면, 지연 소자가 고선명도의 신호 경로에 삽입되어 다운-변환기(420)의 처리 지연을 보상할 수 있다.

도 15는 고선명도의 60Hz 비디오 신호를 발생하는 카메라를 갖는 유사한 장치를 도시한다. 필드 드랍핑 시간적 표준 변환기(430)가 고선명도의 카메라 출력과 다운-변환기(420) 사이에 접속된다 필드 드랍핑 변환기는 몇 초마다 한 번씩 비디오 필드를 드랍핑하여 60Hz에서 59.94Hz로(1000에서 한 부분의 변경) 비디오 신호의 필드 레이트를 변경하도록 동작한다. 이것은 다운-변환기(420)에 공급된 신호의 필드 극성 시퀀스의 불연속을 야기하지만, 이것은 상술된 바와 같이 다운-변환기의 동작에 의해 보상된다.

마지막으로, 도 16은, 다운-변환기(420)를 통합하여 고선명도 및 표준 선명도의 포맷들로 실질적으로 동시에 출력하는 고선명도의 비디오 레코더/플레이어(440)를 개략적으로 도시한다.

갱신될 수직 보간기 이외의 신호 처리 장치들에 새로운 계수 또는 구성 데이터를 필드당 1회 제공하고 갱신될 수직 보간기에는 적절한 보간 계수들의 세트를 라인당 1회 제공함으로써, 제한된 수의 이용 가능한 논리 게이트들과 고품질의 비디오 처리의 필요성 사이에 발생하는 충돌을 처리하고 완화시킬 수 있다.

Claims (12)

1. 신호 처리 장치에 있어서;

   제어 판독 전용 메모리로서, (i) 상기 장치의 신호 처리 동작들을 제어하기 위한, 2세트 이상의 신호 처리 파라미터 데이터들과, (ii) 상기 제어 판독 전용 메모리에 저장된 신호 처리 파라미터 데이터의 세트들 중 한 세트를 지정하는 구성 데이터를 저장하는, 상기 제어 판독 전용 메모리;

   제어 판독/기록 메모리로서, (i) 적어도 한 세트의 신호 처리 파라미터 데이터와, (ii) 상기 제어 판독 전용 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터 또는 제어 판독/기록 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터를 지정할 할 수 있는 구성 데이터를 저장할 수 있는, 상기 제어 판독/기록 메모리; 및

   상기 제어 판독 전용 메모리의 구성 데이터 또는 상기 판독/기록 메모리의 구성 데이터 중 어느 것이 사용을 위해 선택되어야 하는지를 지정하는 입력 선택 신호에 응답하여, 상기 선택된 구성 데이터에 의해 지정된 상기 신호 처리 파라미터 데이터에 따라 신호 처리 동작들을 수행하도록 상기 신호 처리 장치를 제어하는 제어 논리를 포함하는, 신호 처리 장치.
2. 제 1 항에 있어서,

   상기 입력 선택 신호는, 상기 판독/기록 메모리에 대한 외부 데이터 전송 포트가 인에이블되는지의 여부를 검출함으로써 유도되는, 신호 처리 장치.
3. 제 1 항에 있어서,

   구성 데이터가 상기 제어 판독/기록 메모리에 로드되었는지의 여부를 검출하는 수단; 및

   구성 데이터가 상기 제어 판독/기록 메모리에 로드되었다는 검출에 응답하여, 상기 제어 판독/기록 메모리 내의 상기 구성 데이터를 선택하기 위해 상기 입력 선택 신호를 설정하는 수단을 포함하는, 신호 처리 장치.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 제어 판독 전용 메모리와, 상기 제어 판독/기록 메모리 각각은 상기 장치의 적어도 두 신호 처리 동작들에 대한 신호 처리 파라미터 데이터를 저장하고,

   상기 제어 판독 전용 메모리 내의 상기 구성 데이터는 상기 신호 처리 동작들 각각에 대응하는 상기 제어 판독 전용 메모리에 저장된 신호 처리 파라미터 데이터의 각 세트들을 지정하며,

   상기 제어 판독/기록 메모리 내의 상기 구성 데이터는, 각 신호 처리 동작을 위해, 상기 제어 판독 전용 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터 또는 상기 제어 판독/기록 메모리에 저장된 한 세트의 신호 처리 파라미터 데이터를 개별적으로 지정할 수 있는, 신호 처리 장치.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 장치는 비디오 신호 처리 장치인, 신호 처리 장치.
6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 신호 처리 파라미터 데이터는 디지털 필터 계수들을 포함하는, 신호 처리 장치.
7. 비디오 신호 처리 장치에 있어서;

   입력 비디오 신호로부터 출력 비디오 신호의 비디오 라인들을 발생하도록 동작할 수 있는 수직 보간기(vertical interpolator)로서, 상기 입력 비디오 신호의 라인들에 대해, 상기 출력 라인의 수직 위치에 따라 보간 계수들의 각 세트를 사용하여 각 출력 라인을 발생하는, 상기 수직 보간기;

   다른 비디오 신호 처리 장치들로서, 각각의 장치와 관련된 국부 레지스터들에 저장된 비디오 신호 파라미터 데이터에 따라 비디오 신호 처리를 수행하도록 동작할 수 있는, 상기 다른 비디오 신호 처리 장치들; 및

   상기 다른 신호 처리 장치들에 상기 비디오 신호 파라미터 데이터를, 상기 출력 비디오 신호의 비디오 필드 당 1회 공급하고, 상기 수직 보간기에 한 세트의 보간 계수들을, 상기 출력 비디오 신호의 비디오 라인 당 1회 공급하는 제어 논리로서, 공급된 보간 계수들의 세트 각각은 다음 발생된 출력 비디오 라인의 수직 위치에 적절한, 상기 제어 논리 장치를 포함하는, 비디오 신호 처리 장치.
8. 제 7 항에 있어서,

   상기 수직 보간기는 보간 계수들의 필요한 세트 각각을 상기 제어 논리에 지정하는 수단을 포함하는, 비디오 신호 처리 장치.
9. 제 8 항에 있어서,

   상기 지정 수단은, 상기 입력 비디오 라인들에 대한 출력 비디오 라인 각각의 수직 위치를 검출하는, 상기 제어 논리 장치와 관련된 카운터를 포함하는, 비디오 신호 처리 장치.
10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 제어 논리는 출력 비디오 라인에 선행하는 라인 블랭킹 기간 동안 상기 수직 보간기에 출력 비디오 라인 각각에 대한 상기 보간 계수들의 세트 각각을 공급하도록 동작할 수 있는, 비디오 신호 처리 장치.
11. 제 1 항 내지 제 3 항 및 제 7 항 내지 제 9 항 중 어느 한 항의 장치를 포함하는 비디오 카메라.
12. 제 1 항 내지 제 3 항 및 제 7 항 내지 제 9 항 중 어느 한 항의 장치를 포함하는 비디오 저장 장치.