KR100381022B1 - Method of forming gate for reduction of leakage current - Google Patents
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Abstract
본 발명은 셀지역과 주변회로지역으로 구분된 실리콘기판상에 게이트산화막을 개재하여 폴리실리콘과 텅스텐 및 질화막을 차례로 증착하는 단계와 사진식각공정을 통해 상기 적층된 막들을 소정의 게이트 패턴으로 패터닝하되, 상기 폴리실리콘층은 그 두께의 반 정도까지만 식각하는 단계, 기판 전면에 실링 질화막을 소정두께로 증착하는 단계, 스페이서 식각을 실시하여 상기 남아 있는 폴리실리콘층을 제거함과 동시에 상기 실링 질화막을 게이트 측면에만 남기는 단계, 기판 전면에 제1스페이서 산화막과 스페이서 질화막 및 제2스페이서 산화막을 차례로 증착하는 단계, 스페이서 식각을 실시하여 게이트 측면에 스페이서를 형성하되, 셀지역의 제1스페이서 산화막은 식각하지 않고 남기는 단계 및 기판 전면에 질화막을 증착하는 단계를 포함하여 이루어지는 반도체소자의 게이트 형성방법을 제공한다.According to the present invention, polysilicon, tungsten, and nitride are sequentially deposited through a gate oxide layer on a silicon substrate divided into a cell region and a peripheral circuit region, and the stacked layers are patterned by a predetermined gate pattern through a photolithography process. And etching the polysilicon layer only to about half of its thickness, depositing a sealing nitride film to a predetermined thickness on the entire surface of the substrate, and performing spacer etching to remove the remaining polysilicon layer and at the same time the gate side of the sealing nitride film. Leaving only, depositing a first spacer oxide film, a spacer nitride film, and a second spacer oxide film in turn on the entire surface of the substrate, and performing spacer etching to form a spacer on the gate side, leaving the first spacer oxide film in the cell region without etching. And depositing a nitride film over the entire surface of the substrate. It provides a method for forming a gate of a semiconductor element.
Description
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 특히 누설전류를 줄이기 위한 게이트 형성방법에 관한 것이다.The present invention relates to a method for forming a gate of a semiconductor device, and more particularly to a gate forming method for reducing leakage current.
0.13㎛ 이하의 반도체소자에서 텅스텐 게이트를 사용하면서 게이트 스페이서를 산화막 계열이 아닌 질화막 계열의 막으로 형성하게 되었다. 이는 산화막 계열의 막으로 스페이서를 사용할 경우, 텅스텐의 블로우업(blow up)이 발생하기 때문이다. 그러나 질화막과 실리콘기판의 스트레스로 인한 누설전류의 증대로 소자 페일(fail)이 증가하는 문제가 발생하게 되었다.Using a tungsten gate in a semiconductor device of 0.13 μm or less, the gate spacer is formed of a nitride film based film instead of an oxide film based film. This is because when tungsten is used as the oxide film, blow up of tungsten occurs. However, an increase in leakage current due to stress of the nitride film and the silicon substrate causes a problem of an increase in device fail.
현재의 텅스텐 게이트 형성공정을 도1을 참조하여 설명하면 다음과 같다.The present tungsten gate forming process will be described with reference to FIG.
먼저, 도1a에 나타낸 바와 같이 셀지역과 주변회로지역으로 구분된 실리콘기판(도시하지 않음)상에 게이트산화막(도시하지 않음)을 형성하고 이위에 게이트 형성용 도전층으로서 폴리실리콘(1)과 텅스텐(2)을, 게이트 하드마스크로서 질화막(3)을 차례로 증착한다. 이어서 질화막(3)상에 게이트 마스크(4)를 형성한다.First, as shown in FIG. 1A, a gate oxide film (not shown) is formed on a silicon substrate (not shown) divided into a cell region and a peripheral circuit region, and a polysilicon 1 and a conductive layer for forming a gate are formed thereon. Tungsten 2 is deposited in order as a gate hard mask. Subsequently, a gate mask 4 is formed on the nitride film 3.
다음에 도1b에 나타낸 바와 같이 상기 게이트 마스크(4)를 이용하여 그 하부의 막들을 식각하여 게이트 및 게이트 마드마스크를 형성한다.Subsequently, as shown in FIG. 1B, the lower layer of the film is etched using the gate mask 4 to form a gate and a gate mask.
이어서 도1c에 나타낸 바와 같이 상기 게이트 및 하드마스크상에실링(sealing) 질화막(5)을 증착한다. 이와 같이 실링 질화막을 증착하는 이유는 후속 열공정에서 산화막으로 인한 텅스텐의 블로우업을 방지하기 위해서이다. 이 상태에서 소오스 및 드레인 형성을 위한 이온주입공정을 실시한다.Subsequently, a sealing nitride film 5 is deposited on the gate and the hard mask as shown in FIG. 1C. The reason for depositing the sealing nitride film as described above is to prevent blow-up of tungsten due to the oxide film in the subsequent thermal process. In this state, an ion implantation step for source and drain formation is performed.
다음에 도1d에 나타낸 바와 같이 상기 실링 질화막(5)위에 스페이서 질화막(6)과 스페이서 산화막(7)을 차례로 증착한다.Next, as shown in FIG. 1D, a spacer nitride film 6 and a spacer oxide film 7 are sequentially deposited on the sealing nitride film 5.
이어서 도1e에 나타낸 바와 같이 스페이서 식각을 실시하여 게이트 측면에 스페이서를 형성한다. 이때, 주변회로지역은 스페이서 식각을 진행하고, 셀지역은 산화막(7)을 습식식각하고 질화막(6)을 스페이서 식각한다.Subsequently, spacer etching is performed to form a spacer on the side of the gate as shown in FIG. 1E. At this time, the peripheral circuit region is subjected to the spacer etching, the cell region is wet etching the oxide film (7) and the spacer film is etching the nitride film (6).
다음에 도1f에 나타낸 바와 같이 기판 전면에 질화막(8)을 증착한다. 이와 같이 질화막을 증착하는 이유는 후속 콘택 형성공정에서 식각정지막으로 사용하고 이온의 침투를 막기 위해서이다. 이 질화막(8)을 정지(stop) 질화막이라고 부른다.Next, as shown in Fig. 1F, a nitride film 8 is deposited on the entire substrate. The reason for depositing the nitride film is to use it as an etch stop film in the subsequent contact forming process and to prevent the penetration of ions. This nitride film 8 is called a stop nitride film.
상술한 종래기술에서는 도1b와 도1f에 도시된 바와 같이 실리콘기판과 질화막이 직접 접촉되게 된다. 이로 인해 접합 누설이 증가하게 되는데 현재로서는 그 원인을 질화막의 스트레스로 추정하고 있다. 그런데 DRAM에서 중요하다고 할 수 있는 리프레쉬(Refresh)가 바로 이 접합누설과 밀접한 연관성이 있기 때문에 상술한 종래기술로는 필요로 하는 리프레쉬 조건을 맞추기 어렵다.In the above-described prior art, the silicon substrate and the nitride film are in direct contact with each other, as shown in FIGS. 1B and 1F. This leads to an increase in junction leakage, which is currently assumed to be due to the stress of the nitride film. However, since refresh, which is important in DRAM, is closely related to this junction leakage, it is difficult to meet the refresh conditions required by the above-described prior art.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 질화막과 실리콘기판이 직접 접촉되지 않도록 함으로써 접합누설을 감소시킬 수 있도록 한 반도체소자의게이트 형성방법을 제공하는데 목적이 있다.An object of the present invention is to provide a method for forming a gate of a semiconductor device which can reduce junction leakage by preventing direct contact between a nitride film and a silicon substrate.
도1a 내지 도1f는 종래기술에 의한 텅스텐 게이트 형성방법을 도시한 공정순서도.1A to 1F are process flowcharts showing a tungsten gate forming method according to the prior art;
도2a 내지 도2f는 본 발명의 일실시예에 의한 텅스텐 게이트 형성방법을 도시한 공정순서도.2A to 2F are process flowcharts showing a tungsten gate forming method according to an embodiment of the present invention.
도3은 종래기술과 본 발명에 의해 각각 형성된 게이트의 접합누설전류를 비교하여 나타낸 그래프.Figure 3 is a graph showing a comparison of the junction leakage current of the gate formed by the prior art and the present invention, respectively.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 폴리실리콘 2 : 텅스텐1: polysilicon 2: tungsten
3 : 질화막 하드마스크 4 : 게이트 마스크3: nitride film hard mask 4: gate mask
5 : 실링 질화막 6 : 스페이서 질화막5: sealing nitride film 6: spacer nitride film
7 : 스페이서 산화막 8 : 질화막7: spacer oxide film 8: nitride film
9 : 제1스페이서 산화막 10 : 스페이서 질화막9: first spacer oxide film 10 spacer nitride film
11 : 제2스페이서 산화막 12 : 질화막11: second spacer oxide film 12 nitride film
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트 형성방법은 셀지역과 주변회로지역으로 구분된 실리콘기판상에 게이트산화막을 개재하여 폴리실리콘과 텅스텐 및 질화막을 차례로 증착하는 단계와; 사진식각공정을 통해 상기 적층된 막들을 소정의 게이트 패턴으로 패터닝하되, 상기 폴리실리콘층은 그 두께의 반 정도까지만 식각하는 단계; 기판 전면에 실링 질화막을 소정두께로 증착하는 단계; 스페이서 식각을 실시하여 상기 남아 있는 폴리실리콘층을 제거함과 동시에 상기 실링 질화막을 게이트 측면에만 남기는 단계; 기판 전면에 제1스페이서 산화막과 스페이서 질화막 및 제2스페이서 산화막을 차례로 증착하는 단계; 스페이서 식각을 실시하여 게이트 측면에 스페이서를 형성하되, 셀지역의 제1스페이서 산화막은 식각하지 않고 남기는 단계; 및 기판 전면에 질화막을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of forming a gate of a semiconductor device of the present invention for achieving the above object comprises the steps of depositing a polysilicon, tungsten and nitride film in turn via a gate oxide film on a silicon substrate divided into a cell region and a peripheral circuit region; Patterning the stacked layers in a predetermined gate pattern through a photolithography process, wherein the polysilicon layer is etched to about half of its thickness; Depositing a sealing nitride film to a predetermined thickness on the entire surface of the substrate; Performing spacer etching to remove the remaining polysilicon layer and leaving the sealing nitride layer only on the gate side; Sequentially depositing a first spacer oxide film, a spacer nitride film, and a second spacer oxide film on the entire surface of the substrate; Forming a spacer on the side of the gate by performing spacer etching, but leaving the first spacer oxide layer in the cell region without etching; And depositing a nitride film on the entire surface of the substrate.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도2a 내지 도2f에 본 발명의 일실시예에 의한 텅스텐 게이트 형성방법을 공정순서에 따라 도시하였다.2A to 2F illustrate a tungsten gate forming method according to an embodiment of the present invention according to a process sequence.
먼저, 도2a에 나타낸 바와 같이 셀지역과 주변회로지역으로 구분된 실리콘기판(도시하지 않음)상에 게이트산화막(도시하지 않음)을 형성하고 이위에 게이트 형성용 도전층으로서 폴리실리콘(1)과 텅스텐(2)을, 게이트 하드마스크로서 질화막(3)을 차례로 증착한다. 이어서 질화막(3)상에 게이트 마스크(4)를 형성한다. 상기 폴리실리콘(1)은 800-1500Å의 두께로 증착하는 것이 바람직하다. 폴리실리콘층(1)은 비정질 폴리실리콘을 증착하고 PH3, AsH3등을 인시튜(in-situ) 도핑하여 형성하거나, 비정질 폴리실리콘을 증착하고 P, As, B, BF2등을 이온주입하여 형성할 수 있다. 또한, 비정질 폴리실리콘을 증착하고 POCl3를 주입하여 형성할 수도 있다. 비정질 폴리실리콘은 400-550℃에서 증착하는 것이 바람직하다. 또한, 폴리실리콘층은 도핑된 폴리실리콘을 550-750℃에서 증착하여 형성하는 것도 가능하다.First, as shown in FIG. 2A, a gate oxide film (not shown) is formed on a silicon substrate (not shown) divided into a cell region and a peripheral circuit region, and a polysilicon 1 and a conductive layer for forming a gate are formed thereon. Tungsten 2 is deposited in order as a gate hard mask. Subsequently, a gate mask 4 is formed on the nitride film 3. The polysilicon 1 is preferably deposited to a thickness of 800-1500-1. The polysilicon layer 1 may be formed by depositing amorphous polysilicon and in-situ doping of PH3, AsH3, or by depositing amorphous polysilicon and ion implantation of P, As, B, BF2, and the like. Can be. It may also be formed by depositing amorphous polysilicon and injecting POCl 3. Amorphous polysilicon is preferably deposited at 400-550 ° C. In addition, the polysilicon layer may be formed by depositing the doped polysilicon at 550-750 ℃.
다음에 도2b에 나타낸 바와 같이 상기 게이트 마스크(4)를 이용하여 그 하부의 막들을 식각하여 게이트 및 게이트 마드마스크를 형성한다. 이때, 폴리실리콘(1)은 전부 식각하지 않고 그 두께의 반정도만 식각한다. 이와 같이 폴리실리콘을 두 단계에 걸쳐 식각하기 위해 폴리실리콘 증착시 두 단계에 걸쳐 증착하는 것도 가능하다. 예를 들면, 1차로 비정질 폴리실리콘을 400-550℃ 에서 증착하고 이어서 2차로 도핑된 폴리실리콘을 550-750℃ 에서 증착하여 전체 두께가 600-1000Å이 되도록 한다. 이와 같이 두 단계에 걸쳐 폴리실리콘층(1)을 형성할 경우에는 상기 게이트 패터닝시 2차로 형성한 폴리실리콘층까지만 식각을 행하면 된다.Next, as shown in FIG. 2B, the lower layer of the substrate is etched using the gate mask 4 to form a gate and a gate mask. At this time, the polysilicon 1 does not etch all but only about half of the thickness. As such, the polysilicon may be deposited in two steps during polysilicon deposition in order to etch it in two steps. For example, firstly amorphous polysilicon is deposited at 400-550 ° C., and secondly doped polysilicon is deposited at 550-750 ° C. to a total thickness of 600-1000 kPa. When the polysilicon layer 1 is formed in two steps as described above, the polysilicon layer 1 may be etched only up to the second polysilicon layer formed during the gate patterning.
이어서 기판 전면에 실링 질화막(5)을 50-100Å 두께로 증착한 후, 도2c에나타낸 바와 같이 스페이서 식각을 실시한다. 이와 같이 하면 남아 있는 폴리실리콘은 제거되며, 실링질화막(5)은 그 하부에 남게 되는 폴리실리콘층으로 인해 기판과 직접 접촉되지 않으면서 게이트 측면에 남게 된다.Subsequently, the sealing nitride film 5 is deposited to a thickness of 50 to 100 Å on the entire surface of the substrate, and then spacer etching is performed as shown in FIG. 2C. In this way, the remaining polysilicon is removed, and the sealing nitride film 5 remains on the side of the gate without being in direct contact with the substrate due to the polysilicon layer remaining thereunder.
다음에 도2d에 나타낸 바와 같이 기판 전면에 제1스페이서 산화막(9)과 스페이서 질화막(10)과 제2스페이서 산화막(11)을 차례로 증착한다. 제1스페이서 산화막(9)은 50-100Å 두께로 증착하고, 스페이서 질화막(10)은 100-150Å 두께로 증착하며, 제2스페이서 산화막(11)은 500-750Å 두께로 증착하는 것이 바람직하다. 제1스페이서 산화막(9)과 스페이서 질화막(10)의 두께의 합이 200-300Å이 되도록 증착하는 것이 바람직하다.Next, as shown in FIG. 2D, the first spacer oxide film 9, the spacer nitride film 10, and the second spacer oxide film 11 are sequentially deposited on the entire substrate. The first spacer oxide film 9 is deposited to a thickness of 50-100 kPa, the spacer nitride film 10 is deposited to a thickness of 100-150 kPa, and the second spacer oxide film 11 is deposited to a thickness of 500-750 kPa. It is preferable to deposit so that the sum of the thickness of the 1st spacer oxide film 9 and the spacer nitride film 10 may be 200-300 GPa.
이어서 도2e에 나타낸 바와 같이 스페이서 식각을 실시하여 게이트 측면에 스페이서를 형성한다. 이때, 주변회로지역은 스페이서 식각을 진행하고, 셀지역은 제2 산화막(11)과 질화막(10)은 스페이서 식각을 진행하고 제1스페이서 산화막(9)은 식각하지 않고 남겨 둔다. 이와 같이 제1스페이서 산화막(9)을 남김으로써 후에 형성될 질화막과 실리콘기판과의 직접적인 접촉을 방지할 수 있다.Subsequently, spacer etching is performed to form a spacer on the side of the gate as shown in FIG. 2E. At this time, the peripheral circuit region is subjected to the spacer etching, the cell region, the second oxide film 11 and the nitride film 10 is subjected to the spacer etching and the first spacer oxide film 9 is left without etching. By leaving the first spacer oxide film 9 in this manner, direct contact between the nitride film to be formed later and the silicon substrate can be prevented.
다음에 도2f에 나타낸 바와 같이 기판 전면에 정지 질화막(12)을 증착한다.Next, as shown in Fig. 2F, a stop nitride film 12 is deposited on the entire substrate.
상기한 본 발명에 의하면, 실리콘기판과 질화막이 직접 접촉하는 부분이 없어져 접합 누설이 감소하게 된다. 도3의 그래프를 참조하면, 종래기술에 비해 본 발명의 경우에 접합 누설이 상당히 감소한다는 것을 알 수 있을 것이다.According to the present invention described above, the part where the silicon substrate and the nitride film are in direct contact is eliminated, and the junction leakage is reduced. Referring to the graph of Figure 3, it will be seen that the junction leakage is significantly reduced in the case of the present invention compared to the prior art.
또한, 계면에서 발생하는 결함의 감소로 핫캐리어 특성이 향상되며, 이로 인해 소자의 실패율(fail rate)이 감소되어 생산성을 향상시킬 수 있게 된다.In addition, the reduction of defects occurring at the interface improves the hot carrier characteristic, thereby reducing the fail rate of the device and improving productivity.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 실리콘기판과 질화막이 직접 접촉하지 않도록 게이트를 형성함으로써 질화막 스트레스로 인한 접합 누설을 감소시켜 DRAM의 리프레쉬를 향상시킬 수 있다. 또한, 계면 결함을 감소시켜 핫캐리어 특성을 향상시킬 수 있다. 또한, 부수적인 효과로서 게이트 폴리실리콘의 면적 증대로 셀 트랜지스터의 펀치쓰루 마진이 증대된다.The present invention can improve the refresh of the DRAM by reducing the junction leakage caused by the nitride film stress by forming a gate so that the silicon substrate and the nitride film does not directly contact. In addition, it is possible to improve the hot carrier characteristics by reducing the interface defects. In addition, as a side effect, the punch-through margin of the cell transistor is increased by increasing the area of the gate polysilicon.
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