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KR100380161B1 - 고속 동작용 어드레스 카운터 및 그 카운팅 방법 - Google Patents

고속 동작용 어드레스 카운터 및 그 카운팅 방법 Download PDF

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KR100380161B1
KR100380161B1 KR10-2000-0085509A KR20000085509A KR100380161B1 KR 100380161 B1 KR100380161 B1 KR 100380161B1 KR 20000085509 A KR20000085509 A KR 20000085509A KR 100380161 B1 KR100380161 B1 KR 100380161B1
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Abstract

본 발명은 고속 동작용 어드레스 카운터 및 그 카운팅 방법에 관한 것으로, 외부 어드레스 또는 이전 내부 어드레스가 입력되면 즉시 하이 상태인 패리티가 입력될 경우와 로우 상태인 패리티가 입력될 경우에 대한 어드레스 경로를 모두 형성하는 동시에 패리티 신호를 발생시키고, 상기 패리티 신호가 발생되는 즉시 해당 어드레스를 출력함으로써 패리티 발생 즉시 다음 어드레스의 래치가 종료되도록 하며, 내부 어드레스가 발생되면 추가의 제어 신호없이 즉시 그 다음 패리티가 발생되어 대기중이다가 다음 내부 어드레스가 필요하면 즉시 출력이 가능하도록 함으로써 약1㎱의 전체 동작 시간으로 최대 1㎓까지 동작할 수 있도록 하는 고속 동작용 어드레스 카운터 및 그 카운팅 방법이 제시된다.

Description

고속 동작용 어드레스 카운터 및 그 카운팅 방법{Address counter and Method of counting for high speed operation}
본 발명은 고속 동작용 어드레스 카운터 및 그 카운팅 방법에 관한 것으로, 특히 외부 어드레스 또는 이전 내부 어드레스가 입력되면 즉시 하이 상태인 패리티가 입력될 경우와 로우 상태인 패리티가 입력될 경우에 대한 어드레스 경로를 모두 형성하는 동시에 패리티 신호를 발생시키고, 상기 패리티 신호가 발생되는 즉시 해당 어드레스를 출력함으로써 패리티 발생 즉시 다음 어드레스의 래치가 종료되도록 하며, 내부 어드레스가 발생되면 추가의 제어 신호없이 즉시 그 다음 패리티가 발생되어 대기중이다가 다음 내부 어드레스가 필요하면 즉시 출력이 가능하도록 함으로써 약1㎱의 전체 동작 시간으로 최대 1㎓까지 동작할 수 있도록 하는 고속 동작용 어드레스 카운터 및 그 카운팅 방법에 관한 것이다.
현재의 DRAM, SRAM 및 플래쉬 메모리등은 버스트(burst) 동작 기능을 가지고 있다. 이 경우 내부에서 다음 동작을 위한 어드레스(address)를 카운팅(counting)하는 회로가 필요하다. 메모리의 동작 속도가 증가함에 따라 이러한 카운터의 동작 속도의 증가도 필수적이다.
종래의 어드레스 타운터 방식은 크게 2가지로 나눌수 있는데, 도 1 및 도 2에 개략적인 흐름도를 나타내었다.
도 1은 종래의 어드레스 카운팅 방법의 일 예를 나타낸 개략적인 흐름도로서, 외부 어드레스를 입력하여(11) 이를 래치시키고(12), 다음 어드레스에 해당하는 제 1 패리티(parity)를 발생시킨 후(13) 제 1 어드레스를 발생시키며(14), 그 다음 어드레스에 해당하는 제 2 패리티를 발생시킨 후(15) 제 2 어드레스를 발생시킨다(16).
도 2는 종래의 어드레스 카운팅 방법의 다른 예를 나타낸 개략적인 흐름도로서, 외부 어드레스를 입력하여(21) 이를 래치시키는(22) 동시에 다음 어드레스에 해당하는 제 1 패리티를 발생시킨 후(23) 제 1 어드레스를 발생시키고(24), 그 다음 어드레스에 해당하는 제 2 패리티를 발생시킨 후(25) 제 2 어드레스를 발생시킨다 (26).
도 3은 종래의 카운터를 단위 회로로 구현한 회로도이다.
제 1 NAND 게이트(31)는 제 1 인버터(I31)를 통해 반전된 카운터 방식을 결정하는 제어 신호(seqx_intz)와 외부 컬럼 어드레스 신호(eyoz)를 입력하고 이들을 논리 조합하여 출력한다. 어드레스 래치 명령 신호(setz)와 그 반전 신호(setx)에 따라 구동되는 제 1 전송 게이트(T31)에 의해 제 1 NAND 게이트(31)의 출력 신호는 제 1 래치 회로(33)로 전달된다. 제 2 인버터(I32)와 패리티가 도착했을 때 다음 어드레스 발생 신호(incx)와 그 반전 신호(incz)에 따라 구동하는 제 3 인버터 (I33)로 구성된 제 1 래치 회로(33)는 제 1 NAND 게이트(31)의 출력 신호를 래치한다. 제 1 래치 회로(33)의 출력 신호는 패리티가 도착했을 때 다음 어드레스 발생신호(incx)와 그 반전 신호(incz)에 따라 구동하는 제 4 인버터(I34)를 통해 반전되어 제 2 래치 회로(34)로 입력된다. 제 5 인버터(I35)와 패리티가 도착했을 때 다음 어드레스 발생 신호(incx)와 그 반전 신호(incz)에 따라 구동하는 제 6 인버터(I36)로 구성된 제 2 래치 회로(34)는 제 4 인버터(I34)의 출력 신호를 래치한다. 제 2 래치 회로(34)의 출력은 제 1 출력 신호(onz)로 출력된다. 한편, 제 1 전송 게이트(T31)를 통해 전달되는 제 1 NAND 게이트(31)의 출력 신호는 제 1 및 제 2 래치 회로(33 및 34)를 거치지 않고 패리티가 도착했을 때 다음 어드레스 발생 신호(incx)와 그 반전 신호(incz)에 따라 구동하는 제 2 전송 게이트(T32)를 통ㅇ해 제 2 래치 회로(34)의 출력단으로 전달된다. 또한, 제 2 NAND 게이트(32)는 카운터 방식을 결정하는 제어 신호(seqx_intz)와 외부 컬럼 어드레스 신호(eyoz)를 입력하고 이들을 논리 조합하여 출력한다. 어드레스 래치 명령 신호(setz)와 그 반전 신호(setx)에 따라 구동되는 제 3 전송 게이트(T33)에 의해 제 2 NAND 게이트(32)의 출력 신호는 제 3 래치 회로(35)로 전달된다. 제 8 인버터(I38) 및 제 9 인버터(I39)로 구성된 제 3 래치 회로(35)는 제 3 전송 게이트(T33)를 통해 전달된 제 2 NAND 게이트(32)의 출력 신호를 래치한다. 제 3 래치 회로(35)의 출력 신호가 제 10 인버터(I40)에 의해 반전되어 제 1 선택 신호(sel1)가 되고, 제 3 래치 회로(35)의 출력 신호는 제 2 선택 신호(sel2)가 된다. 제 4 전송 게이트(T34)를 통해 제 7 및 제 11 인버터(I37 및 I41)를 통해 버퍼링된 제 2 래치 회로(34)의 출력 신호가 전달되고, 제 5 전송 게이트(T35)를 통해 제 7 인버터(I37)를 통해 반전된 제 2 래치 회로(34)의 출력 신호가 전달된다. 제 4 및 제 5 전송 게이트(T34및 T35)는 제 1 선택 신호(sel1) 및 제 2 선택 신호(sel2)에 의해 상호 반대로 구동된다. 제 4 또는 제 5 전송 게이트(T34 또는 T35)를 통해 전달된 신호는 제 12 인버터(I42)를 통해 반전되어 제 2 출력 신호(yacntz)로 출력된다.
상기한 바와 같은 도 1에 설명된 카운터의 동작 방법의 일 예는 동작 속도가 최대 200㎒ 정도이고, 도 2에 설명된 카운터의 동작 방법의 다른 예는 동작 속도가 최대 250㎒ 정도이다. 이들은 현재 동작 속도에는 큰 문제가 되지 않는다. 그러나, 차세대 DRAM 또는 SRAM에서는 수백 ㎒의 동작 속도가 필요해지며, 이 경우에는 더욱 고속의 카운터가 필요해 진다.
본 발명의 목적은 동작 속도를 향상시킬 수 있는 고속 동작용 어드레스 카운더 및 그 카운팅 방법을 제공하는데 있다.
본 발명의 다른 목적은 차세대 메모리 반도체 소자에 적합한 동작 속도를 갖는 고속 동작용 어드레스 카운터 및 그 카운팅 방법을 제공하는데 있다.
본 발명에서는 외부 어드레스 또는 이전 내부 어드레스가 입력되면 즉시 다음 어드레스를 출력하기 위한 경로를 형성하는데, 하이 상태인 패리티가 입력될 경우와 로우 상태인 패리티가 입력될 경우에 대한 어드레스 경로를 모두 형성한다. 이와 동시에 패리티 신호를 발생하며, 패리티 신호가 생성되는 즉시 해당 어드레스를 출력함으로써 패리티 발생 즉시 다음 어드레스의 래치가 종료되도록 하는 방식이다. 제 1 어드레스가 만들어지면 추가의 제어 신호없이 즉시 그 다음 패리티가 발생되어 대기중이다가 제 2 어드레스가 필요하면 즉시 출력이 가능하도록 하는 구조이다. 따라서 전체 동작 속도는 패리티가 출력되는 신호가 전부이며 이 시간은 약1㎱로써 최대 1㎓까지 동작이 가능하다.
도 1은 종래의 어드레스 카운팅 방법의 일 실시 예를 개략적으로 나타낸 흐름도.
도 2는 종래의 어드레스 카운팅 방법의 다른 실시 예를 개략적으로 나타낸 흐름도.
도 3은 종래의 어드레스 카운터를 단위 회로로 구현한 회로도.
도 4는 본 발명에 따른 동작 속도를 개선시킬 수 있는 어드레스 카운팅 방법을 나타낸 흐름도.
도 5는 본 발명의 어드레스 카운터를 단위 회로로 구현한 회로도.
도 6은 도 5의 단위 회로를 연결하여 11개의 어드레스의 경우에 대해 동작하는 카운터 구성의 실시 예를 나타낸 블럭도.
도 7은 도 6에 대한 시뮬레이션 결과.
본 발명에 따른 고속 동작용 어드레스 카운터는 다수의 어드레스 카운팅 블럭으로 이루어지되, 상기 하나의 어드레스 카운팅 블럭은 제 1 제어 신호 및 그 반전 신호에 따라 외부 어드레스를 반전 입력하기 위한 제 1 인버팅 수단과, 제 2 제어 신호 및 그 반전 신호에 따라 이전 내부 어드레스를 반전 입력하기 위한 제 2 인버팅 수단과, 상기 제 1 인버팅 수단 및 상기 제 2 인버팅 수단을 통해 반전 입력된 외부 어드레스 또는 이전 내부 어드레스를 반전시켜 어드레스를 출력하기 위한 제 3 인버팅 수단과, 상기 제 1 인버팅 수단 및 상기 제 2 인버팅 수단을 통해 반전 입력된 외부 어드레스 또는 이전 내부 어드레스를 래치시키기 위한 래치 수단과, 상기 래치 수단의 출력 신호 및 이전단의 카운팅 블럭의 래치 수단의 출력 신호를 논리 조합하여 패리티 신호를 발생시키기 위한 논리 수단과, 상기 패리티 신호 및 그 반전 신호에 따라 소정 시간 지연된 상기 래치 수단의 출력 신호를 내부 어드레스로 상기 제 2 인버팅 수단에 입력시키기 위한 제 1 전송 게이트와, 상기 패리티 신호 및 그 반전 신호에 따라 소정 시간 반전 지연된 상기 래치 수단의 출력 신호를 내부 어드레스로 상기 제 2 인버팅 수단에 입력시키기 위한 제 2 전송 게이트를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 고속 동작용 어드레스 카운팅 방법은 외부 어드레스 또는 이전 내부 어드레스를 입력하여 하이 상태인 패리티가 입력될 경우에 대한 다음 내부 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 다음 내부 어드레스의 경로를 형성하는 동시에 제 1 패리티 신호를 발생시키는 단계와, 상기 제 1 패리티 신호의 상태에 따라 상기 형성된 다음 내부 어드레스 경로를 이용하여 다음 내부 어드레스를 발생시키고, 제 2 패리티 신호를 발생시키는 단계와, 그 다음 어드레스가 필요할 경우 상기 다음 내부 어드레스를 이용하여 하이 상태인 패리티가 입력될 경우에 대한 그 다음 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 그 다음 어드레스의 경로를 형성하는 단계와, 상기 제 2 패리티 신호에 따라 상기 형성된 그 다음 내부 어드레스 경로를 이용하여 그 다음 어드레스를 발생시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 어드레스 카운팅 방법을 설명하기 위한 흐름도이다.
외부 어드레스 또는 이전 내부 어드레스가 입력되면(41) 하이 상태인 패리티가 입력될 경우에 대한 제 1 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 제 1 어드레스의 경로를 모두 형성한다(42 및 43). 이와 동시에 제 1 패리티 신호를 형성한다(44). 패리티 신호의 상태에 따라 이미 형성된 경로를 이용하여제 1 어드레스를 발생한다(45). 그리고, 제 2 패리티 신호를 발생한다(46). 다음 어드레스가 필요할 경우 발생된 제 1 어드레스를 이용하여 하이 상태인 패리티가 입력될 경우에 대한 제 2 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 제 2 어드레스의 경로를 모두 형성한다(47 및 48). 그리고, 제 2 패리티 신호에 따라 형성된 제 2 어드레스 경로를 이용하여 제 2 어드레스를 형성한다(49).
도 5는 본 발명에 따른 어드레스 카운터를 단위 회로로 구현한 일 예를 나타낸 회로도로서, 첫번째 내부 어드레스를 발생시키기 위한 외부 어드레스 입력단과 두번째부터의 내부 어드레스를 발생시키기 위한 직전 어드레스인 내부 어드레스 입력단이 있다.
제 1 인버터(I51)는 외부 어드레스로부터 첫번째 내부 어드레스를 발생시키기 위한 신호(caspcnt) 및 그 반전 신호(caspcntb)에 따라 외부 어드레스(extadd)를 반전시킨다. 제 2 인버터(I52)는 내부 어드레스로부터 다음 내부 어드레스를 발생시키기 위한 신호(icaspcnt)와 그 반전 신호(icaspcntb)에 따라 내부 어드레스 (intadd)를 반전시킨다. 제 3 인버터(I53)는 제 1 및 제 2 인버터(I51 및 I52)의 출력 신호중 어느 하나를 반전시켜 컬럼 어드레스 신호(yadd)로 출력한다. 한편, 제 4 및 제 5 인버터(I54 및 I55)로 구성된 래치 회로(51)는 제 1 및 제 2 인버터(I51 및 I52)의 출력 신호중 어느 하나를 래치시켜 NAND 게이트(52)의 입력 신호(a0)로 한다. NAND 게이트(52)는 이러한 다수의 입력 신호(a0, a1, a2 및 a3)를 조합하여 출력한다. NAND 게이트(52)의 출력 신호는 제 10 인버터(I60)를 통해반전되어 패리티 신호(ptyout)를 출력한다. 래치 회로(51)의 출력 신호는 제 6 내지 제 8 인버터(I56 내지 I58)를 통해 반전 지연된다. 반전 지연된 래치 회로(51)의 출력 신호는 패리티 신호(pty) 및 그 반전 신호(ptyb)에 따라 구동되는 제 2 전송 게이트(T52)를 통해 내부 어드레스로서 제 2 인버터(I52)로 입력된다. 한편, 래치 회로(51)의 출력 신호는 제 6 내지 제 9 인버터(I56 내지 I59)를 통해 지연되어 패리티 신호(pty) 및 그 반전 신호(ptyb)에 따라 구동되는 제 1 전송 게이트(T51)를 통해 내부 어드레스로서 제 2 인버터(I52)로 입력된다. 상기에서 제 1 및 제 2 전송 게이트(T51 및 T52)는 NMOS측으로 패리티 신호(pty)가 입력되고, PMOS측으로 패리티 바 신호(ptyb)가 입력된다. 따라서, 패리티 신호(pty)가 로우 상태일 경우 제 1 전송 게이트(T51)를 통한 신호가 내부 어드레스(intadd)로서 제 2 인버터 (I52)로 입력되고, 패리티 신호(pty)가 하이 상태일 경우 제 2 전송 게이트(T52)를 통한 신호가 내부 어드레스(intadd)로서 제 2 인버터(I52)로 입력된다. 한편, 인에이블 신호와 패리티 입력 신호가 NAND 게이트에 의해 논리 조합되어 패리티 바 신호(ptyb)로 출력되고, 인버터에 의해 반전되어 패리티 신호(pty)가 된다.
도 6은 도 5의 단위 회로를 조합하여 모두 11개의 출력 어드레스 핀을 가진 경우에 대하여 본 발명에서 제안하는 어드레스 카운터의 전체 구성도이다.
외부 어드레스로부터 첫번째 내부 어드레스를 발생시키기 위한 신호 (caspcnt)가 발생되면 외부 신호가 입력되어 패리티를 발생시키기 위한 경로와 패리티가 하이 상태일 경우 출력될 경로, 그리고 패리티가 로우 상태일 경우 출력될경로로 동시에 전달된다. 하나의 단위 블럭에서 발생된 패리티 신호(ptyout)는 4개 블럭 단위로 묶여 출력되어 마지막 11번째 어드레스까지 모두 모여 신호가 발생된다. 따라서, 패리티가 완전히 출력되기 위해 4개 이하의 어드레스가 출력될 경우 단위 블럭에서 거쳐야 하는 논리 게이트가 2개 필요하며, 5∼8개의 어드레스가 출력될 경우에는 4개의 논리 게이트, 9∼12개의 어드레스가 출력될 경우에는 6개의 논리 게이트만 필요하게 된다. 즉, 12개의 어드레스를 출력하기 위한 패리티를 발생시키기 위해 거쳐야 하는 논리 게이트의 수는 모두 6개이며, 이때 소요되는 시간은 약 1㎱ 정도이다.
도 5에서 제 7 및 제 8 인버터(I57 및 I58)는 패리티가 도착하는데 걸리는 시간을 맞춰주기 위한 지연 수단으로서, 약 1㎱ 후에 전송 게이트 전단에 도착하도록 한다. 이 신호는 패리티가 입력되면 그 즉시 다음 어드레스가 출력됨으로써 전체 카운팅에 소요되는 시간은 패리티의 도착 시간밖에는 걸리지 않는다. 칩에서 외부 어드레스가 입력되면 외부 어드레스로부터 첫번째 내부 어드레스를 발생시키기 위한 신호(caspcnt)가 발생되어 외부 어드레스를 입력한다. 이 신호에 의해 즉시 다음 내부 어드레스가 발생되어 내부 어드레스(intadd) 입력단에 전달되어 있다가 내부 어드레스를 읽고자하는 내부 어드레스로부터 다음 내부 어드레스를 발생시키기 위한 신호(icaspcnt)가 발생되면 즉시 어드레스 출력 신호(yadd)로 전달되어 출력되고 동시에 다음 어드레스를 래치하도록 기다린다. 즉, 내부 어드레스를 읽기 위한 내부 어드레스로부터 다음 내부 어드레스를 발생시키기 위한 신호(icaspcnt)가 발생되어 해당 어드레스를 읽게 되면 즉시 다음 어드레스가 동일한 방법으로 래치되며, 다른 어떠한 제어 신호도 필요하지 않다. 이때, 내부 어드레스로부터 다음 내부 어드레스를 발생시키기 위한 신호(icaspcnt)의 펄스 폭이 너무 넓을 경우에는 하나의 내부 어드레스가 출력되고, 그 다음 어드레스가 래치되는 시간동안 계속 펄스가 인가되면 그 다음 내부 어드레스가 계속 출력될 수 있으므로 외부 어드레스로부터 내부 어드레스를 발생시키기 위한 신호(caspcnt) 또는 내부 어드레스로부터 다음 내부 어드레스를 발생시키기 위한 신호(icaspcnt)의 펄스 폭은 전체 루프 시간보다는 짧아야 한다.
도 7은 700㎒의 클럭 주파수에 대한 실제 시뮬레이션 결과이다. 700㎒에서도 정상적으로 카운터가 동작하고 있음을 알 수 있다. 만약 좀더 최적의 조건을 찾는 다면 1㎓까지도 동작이 가능하다.
본 발명에서는 어드레스 카운터에 대해 설명하였고, 메모리 소자에서 고속 동작을 요구하는 카운터는 어드레스 카운터밖에 없지만, ASIC 등에서는 다른 용도로도 사용될 수 있다.
상술한 바와 같이 본 발명에 의하면 종래의 어드레스 카운터가 200∼300㎒ 영역에서 동작하는 것에 비하여 본 발명에서 제안하는 어드레스 카운터는 고속 동작이 가능함으로써 DRAM, SRAM 또는 플래쉬 메모리등에서 고속 동작의 구현이 가능하게 된다. 또한, 어드레스 카운터의 단위 블럭이 종래의 회로보다 훨씬 간단하며, 전체 구성 또한 기존의 회로보다는 간단하여 전체 레이아웃 면적을 줄일 수 있다. 상술한 본 발명에 따른 카운터는 단지 메모리 소자에만 국한되는 것은 아니고, 메모리 소자보다 더 고속으로 동작하는 ASIC에서도 마찬가지로 응용될 수 있으며 이 경우에는 훨씬 간단한 구조로 고속 동작이 가능하다.

Claims (4)

  1. 다수의 어드레스 카운팅 블럭으로 이루어지되, 상기 하나의 어드레스 카운팅 블럭은 제 1 제어 신호 및 그 반전 신호에 따라 외부 어드레스를 반전 입력하기 위한 제 1 인버팅 수단과,
    제 2 제어 신호 및 그 반전 신호에 따라 이전 내부 어드레스를 반전 입력하기 위한 제 2 인버팅 수단과,
    상기 제 1 인버팅 수단 및 상기 제 2 인버팅 수단을 통해 반전 입력된 외부 어드레스 또는 이전 내부 어드레스를 반전시켜 어드레스를 출력하기 위한 제 3 인버팅 수단과,
    상기 제 1 인버팅 수단 및 상기 제 2 인버팅 수단을 통해 반전 입력된 외부 어드레스 또는 이전 내부 어드레스를 래치시키기 위한 래치 수단과,
    상기 래치 수단의 출력 신호 및 이전단의 카운팅 블럭의 래치 수단의 출력 신호를 논리 조합하여 패리티 신호를 발생시키기 위한 논리 수단과,
    상기 패리티 신호 및 그 반전 신호에 따라 소정 시간 지연된 상기 래치 수단의 출력 신호를 내부 어드레스로 상기 제 2 인버팅 수단에 입력시키기 위한 제 1 전송 게이트와,
    상기 패리티 신호 및 그 반전 신호에 따라 소정 시간 반전 지연된 상기 래치 수단의 출력 신호를 내부 어드레스로 상기 제 2 인버팅 수단에 입력시키기 위한 제 2 전송 게이트를 포함하여 이루어진 것을 특징으로 하는 고속 동작용 어드레스 카운터.
  2. 제 1 항에 있어서, 상기 논리 수단은 NAND 게이트 및 인버터인 것을 특징으로 하는 고속 동작용 어드레스 카운터.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 전송 게이트를 구동시키기 위한 패리티 신호는 인에이블 신호와 패리티 입력 신호를 논리 조합하기 위한 NAND 게이트와,
    상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터에 의해 발생되는 것을 특징으로 하는 고속 동작용 어드레스 카운터.
  4. 외부 어드레스 또는 이전 내부 어드레스를 입력하여 하이 상태인 패리티가 입력될 경우에 대한 다음 내부 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 다음 내부 어드레스의 경로를 형성하는 동시에 제 1 패리티 신호를 발생시키는 단계와,
    상기 제 1 패리티 신호의 상태에 따라 상기 형성된 다음 내부 어드레스 경로를 이용하여 다음 내부 어드레스를 발생시키고, 제 2 패리티 신호를 발생시키는 단계와,
    그 다음 어드레스가 필요할 경우 상기 다음 내부 어드레스를 이용하여 하이 상태인 패리티가 입력될 경우에 대한 그 다음 어드레스의 경로와 로우 상태인 패리티가 입력될 경우에 대한 그 다음 어드레스의 경로를 형성하는 단계와,
    상기 제 2 패리티 신호에 따라 상기 형성된 그 다음 내부 어드레스 경로를 이용하여 그 다음 어드레스를 발생시키는 단계를 포함하여 이루어진 것을 특징으로 하는 고속 동작용 어드레스 카운팅 방법.
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