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KR100379619B1 - 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법 - Google Patents

단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법 Download PDF

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KR100379619B1
KR100379619B1 KR10-2000-0060200A KR20000060200A KR100379619B1 KR 100379619 B1 KR100379619 B1 KR 100379619B1 KR 20000060200 A KR20000060200 A KR 20000060200A KR 100379619 B1 KR100379619 B1 KR 100379619B1
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Abstract

본 발명에 따른 단일집적 E/D 모드 HEMT는 반도체 기판 상에 순차적으로 형성되는 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 상기 제3 장벽층과 오믹접촉하는 오믹층과, 상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역과, 제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역 및 상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하는 것을 특징으로 한다. 본 발명에 의하면, 균일한 문턱 전압을 갖는 단일 집적 E/D 모드 HEMT 소자의 제조가 가능하며, 인핸스먼트 HEMT 제작에 사용되는 제2 장벽층은 게이트 금속과의 전위장벽값을 증가시켜서 요구되는 인핸스먼트 HEMT 소자의 문턱 전압을 얻기 위한 전체 장벽층 두께를 증가시켜, 인핸스먼트 HEMT의 게이트 정전 용량의 감소를 통해 트랜지스터의 속도 특성을 향상시키고, 또한 인핸스먼트 HEMT의 게이트 누설 전류의 감소를 통해 트랜지스터의 DC 특성을 향상시킨다.

Description

단일집적 Ｅ／Ｄ 모드 ＨＥＭＴ 및 그 제조방법 {Monolithically integrated E/D mode HEMP and method of fabricating the same}
본 발명은 단일집적 디플리션(depletion)/인핸스먼트(enhancement) 모드 HEMT(high-electron-mobility transistor) 및 p-HEMT(pseudomorphic high-electron-mobility transistor)(이하, (p-)HEMT라 한다)와 그 제조방법에 관한 것으로 특히 단일 기판 상에 문턱 전압이 균일한 E/D 모드 (p-)HEMT 및 그 제조방법에 관한 것이다.
화합물반도체 소자인 HEMT 또는 p-HEMT(이하 "(p-)HEMT"라 한다)는 실리콘을 이용한 전자소자에 비하여 전자의 속도 특성이 우수하여 마이크로웨이브 또는 밀리미터웨이브 대역(10-100㎓)의 소자 응용에 널리 응용되고 있다. HEMT 소자 기술은 전계효과 트랜지스터 중 가장 높은 동작 주파수와 낮은 초고주파 잡음 특성 등의 장점을 보유하고 있어 고성능의 밀리미터웨이브 대역의 무선통신용 회로 및 부품 또는 수십 Gbps급 이상의 광통신용 회로 및 부품의 개발에 응용되고 있는 매우 중요한 소자 기술이다.
일반적으로 HEMT는 문턱 전압(Threshold voltage: VTh)이 음수값인 디플리션 모드 트랜지스터와 양수값인 인핸스먼트 모드 트랜지스터로 구분된다. MMIC(Monolithic Microwave Integrated Circuit)의 제조에는 일반적으로 디플리션 모드 트랜지스터가 사용된다.
도 1a는 디플리션 모드 HEMT(10, 11)만을 이용한 집적회로 회로도이다. 도 1a를 참조하면, 이 회로의 동작을 위해서는 (+) 전압원인 Vdd 및 (-) 전압원인 -Vg의 두 개의 전압원(power supply)이 요구된다. 따라서 디플리션 모드 HEMT(10, 11)만으로 구성된 집적회로를 이용하여 무선 통신용 모듈을 제조하는 경우 두 개의 전압원이 요구되어 모듈의 크기가 커지는 단점이 있다. 그러므로 이동통신용 단말기 등과 같이 가볍고 초소형인 부품이 요구되는 경우 단일 전압원에 의해 동작될 수 있는 회로를 제작할 수 있는 소자기술이 요구된다.
도 1b는 도 1a의 단점을 극복하기 위해 단일 전압원을 사용하는 다른 회로도이다. 도 1b를 참조하면, 이 회로는 디플리션 모드 HEMT(10')와 인핸스먼트 모드 HEMT(11')를 조합하여 사용하고 있다. 그러나 이러한 회로를 단일집적회로화하기 위해서는 하나의 기판 상에 디플리션 모드 및 인핸스먼트 모드 HEMT를 제작할 수 있는 소자기술이 요구된다. 일반적으로 디플리션 모드와 인핸스먼트 모드 HEMT의 단일 집적 구현은 장벽층(barrier layer)의 두께를 조절함으로써 구현될 수 있다.
도 2는 도 1b의 회로도에 제시된 단일 집적화된 디플리션 모드와 인핸스먼트 모드 HEMT를 설명하기 위한 단면도이다. 도 2를 참조하면, 먼저 디플리션 모드 HEMT를 제조하기 위해 포토레지스트를 이용한 게이트 패턴을 형성한 후 오믹층(70)만을 식각하여 장벽층(50)을 노출시켜 노출영역(52)을 형성한다. 이 때 장벽층(50)의 두께는 디플리션 모드 HEMT로 동작하기 위한 음의 값의 문턱 전압을 얻을 수 있는 두께이다. 그 다음에는 식각에 의해 노출된 노출영역(52) 상에 게이트 금속(56)을 형성한다. 다음에는 인핸스먼트 모드 HEMT를 생성하기 위해 포토레지스트를 이용한 게이트 패턴을 형성한 후 오믹층(60)을 식각하여 장벽층(50)을 노출시키고 상기 노출된 장벽층을 추가로 식각하여 노출영역(54)을 형성한다. 이 때장벽층(50)의 두께는 인핸스먼트 모드 HEMT로 동작하기 위한 양의 값의 문턱 전압을 얻을 수 있는 두께이다. 그 다음 노출영역(54) 상에 게이트 금속(58)을 형성한다.
도 3은 도 2의 두께(T)에 따른 문턱 전압값을 나타내는 그래프이다. 도 3을 참조하면, 문턱 전압이 장벽층(50)의 두께(T)가 증가하면 문턱 전압은 (-)의 값을 가지게 되고 따라서 디플리션 모드로 동작하게 된다. 반대로 장벽층(50)의 두께가 감소하면 문턱 전압은 (+)의 값을 가지게 되어 인핸스먼트 모드로 동작한다. 그러므로 장벽층(50)의 두께에 따라 문턱 전압의 크기를 조절하여 디플리션 모드 및 인핸스먼트 모드 HEMT의 제조가 가능하다.
소자 특성의 균일도와 집적회로의 수율 향상을 위해서는 각 모드 HEMT의 장벽층(50)의 두께를 균일하고 엄밀하게 유지할 수 있는 에피 구조와 장벽층 식각법이 요구된다. 기존의 HEMT 구조에서 디플리션 모드 HEMT의 장벽층 두께는 비교적 정확하게 조절될 수 있으며, 따라서 문턱 전압의 균일도가 비교적 용이하게 확보될 수 있다. 이는 게이트 식각 공정을 할 때 식각을 해야 하는 오믹층이 장벽층과 다른 물질로 이루어져 있기 때문에 선택적으로 습식 또는 건식 식각을 통해서 오믹층만을 정확히 식각해 낼 수 있기 때문이다. 그러나 인핸스먼트 모드 HEMT의 제조를 위해서는 같은 물질로 이루어진 장벽층을 식각하여 얇게 만들어야 하므로 정확한 두께의 조절이 용이하지 않고 균일도가 떨어져서 문턱 전압이 균일하지 않으며 수율 높은 MMIC의 구현이 어렵다는 문제점이 있다. 또한, 인핸스먼트 모드 HEMT의 경우 디플리션 모드 HEMT에 비하여 얇은 장벽 층 두께 때문에 게이트 누설 전류가 증가하여 DC 특성이 열화되고 정전 용량 역시 증가하여 속도 특성이 열화되는 단점들이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 장벽층의 정확한 두께 조절을 통하여 문턱 전압이 균일한 단일집적 E/D 모드 HEMT를 제공하고, 게이트 누설전류와 정전용량이 감소된 E 모드 HEMT의 제공에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 기술적 과제를 달성하는 데 적합한 HEMT의 제조방법을 제공하는데 있다.
도 1a는 디플리션 모드 HEMT만을 이용한 인버터의 회로도;
도 1b는 E/D 모드 HEMT를 이용한 인버터의 회로도;
도 2는 종래 기술에 의해 단일 집적된 E/D 모드 HEMT의 단면도;
도 3은 장벽층의 두께(T)에 따른 문턱 전압값을 나타낸 그래프;
도 4는 본 발명에 따른 단일 집적 E/D 모드 HEMT의 단면도;
도 5a는 본 발명에 따른 디플리션 모드 HEMT의 평형(Equilibrium) 상태에서의 에너지밴드 다이어그램;
도 5b는 본 발명에 따른 인핸스먼트 모드 HEMT의 평형(Equilibrium) 상태에서의 에너지밴드 다이어그램; 및
도 6a 내지 도 6g는 본 발명에 따른 단일 집적 E/D 모드 HEMT 제조방법을 설명하기 위한 단면도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 단일집적 E/D 모드 HEMT는 반도체 기판 상에 순차적으로 형성되는 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 상기 제3 장벽층과 오믹접촉하는 오믹층과, 상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역과, 제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역 및 상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하되, 상기 제2 장벽층은 GaAs에 격자 정합되지 않으며 n형 불순물로 도핑된 InxGa1-xP(0<x<0.5)로 이루어지거나 또는 GaAs에 격자 정합되지 않으며 도핑되지 않은 InxGa1-xP(0<x<0.5)로 이루어지는 것을 특징으로 한다. 여기서, 제3 장벽층은 n형 GaAs에 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지거나 또는 GaAs에 도핑되지 않은 In0.5Ga0.5P로 이루어진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 단일집적 E/D 모드 HEMT 제조방법은: 반도체 기판 상에 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 상기 제3 장벽층과 오믹접촉하는 오믹층을 순차적으로 형성하는 단계; 상기 제3 장벽층이 노출되도록 H2SO4:H2O2:H2O, H3PO4:H2O2:H2O 또는 NH4OH:H2O2:H2O 기반 용액으로 상기 오믹층을 식각하여 제1 노출영역을 형성하는 단계; 제2 장벽층이 노출되도록 H2SO4:H2O2:H2O, H3PO4:H2O2:H2O 또는 NH4OH:H2O2:H2O 기반 용액으로 상기 오믹층을 식각하고, HCl:H2O 또는 HCl:H3PO4기반 용액으로 상기 제3 장벽층을 식각하여 제2 노출영역을 형성하는 단계; 및 상기 제1 노출영역 및 제2 노출영역 상에 게이트 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 4에는 본 발명에 따른 단일 집적 E/D 모드 HEMT를 설명하기 위한 단면도이다. 도 4를 참조하면, 반절연(semi-insulating) GaAs로 이루어지는 기판(120) 상에는 불순물 도핑이 되지 않은 GaAs, GaAs/AlxGa1-xAs (0<x≤1) 초격자층, 또는 이 두 가지의 조합으로 이루어지는 버퍼층(130)이 형성되며, 버퍼층(130) 상에는 채널층(140)이 형성된다. 채널층(140)은 HEMT 소자의 경우에는 불순물 도핑이 되지 않은 GaAs로 이루어지며, p-HEMT 소자의 경우 불순물 도핑이 되지 않은 InxGa1-xAs (0<x≤0.35)로 이루어져 있다.
채널층(140) 상에는 제1 장벽층(150), 제2 장벽층(152), 제3 장벽층(154)이 순차적으로 적층된다. 여기서 제1 장벽층(150) 및 제3 장벽층(154)은 GaAs에 격자정합이 되어 있는 In0.5Ga0.5P로 이루어져 있다. 장벽층은 일반적으로 n형으로 모듈레이션 도핑(modulation doping)이 되어 있으며, 도핑의 분포(profile)는 구조에 따라 다를 수 있다. 예를 들면, 균일 도핑 구조, 델타 도핑 구조, 균일 및 델타 도핑의 혼합 구조 등이 있다. 제1 장벽층(150)과 채널층(140) 사이에는 스페이서층(145)이 형성된다. 스페이서층(145)은 수 nm의 두께를 가지며 불순물 도핑이 되어 있지 않은 In0.5Ga0.5P 결정으로 이루어져 있다. 스페이서층(145)은 제1장벽층(150) 내에 존재하는 이온화된 불순물에 의해 채널층에서의 전자 이동도(electron mobility)가 감소하는 것을 방지하기 위한 것이다. 제2 장벽층(152)은 GaAs에 격자정합이 되지 않은 InxGa1-xP (0<x<0.5)로 이루어져 있다. 제2 장벽층(152)은 스트레인된 층이며 스트레인에 의한 전위(dislocation)의 발생 없이 형성할 수 있는 임계 두께보다 얇게 형성하여야 한다. 스트레인에 의한 전위의 발생 없이 형성할 수 있는 임계 두께는 x값이 0.5보다 작아질수록 얇아지며, x값이 0.8일 경우에는 약 2-3 nm보다 큰 값을 갖는다.
제3 장벽층(154) 상에는 HEMT의 소스와 드레인 오믹을 형성하기 위한 오믹층(160)이 형성되며, 오믹층(160)은 고농도 n형으로 도핑된 GaAs로 이루어져 있다.
디플리션 모드 HEMT 소자의 게이트 전극은 제3 장벽층이 노출되도록 오믹층(160)을 식각하여 생성된 제1 노출영역(252)에 형성되는데, 제1 게이트 전극(356)은 Ti, Pt, Au로 조성된다. 인핸스먼트 모드 HEMT 소자는 오믹층(160)을 식각한 후 노출된 제3 장벽층(154)을 추가로 식각하여 생성된 노출영역(254)을 가지며, 상기 노출영역(254) 상에는 Ti, Pt, Au로 조성되는 제2 게이트 전극(358)이 형성된다.
도 5a는 게이트 금속(356), 제1 장벽층(150) 제2 장벽층(152) 및 제3 장벽층(154) 사이의 평형(Equilibrium) 상태에서의 에너지밴드 다이어그램이다. 도 5b는 게이트 금속(358), 제2 장벽층(152) 및 제3 장벽층(154) 사이의평형(Equilibrium) 상태에서의 에너지밴드 다이어그램이다. 도 5b를 참조하면, InxGa1-xP(0<x<0.5)로 이루어진 제2 장벽층(152)은 제3 장벽층(154)의 일부를 균일하게 선택적으로 식각하기 위한 식각 정지층(etch stop layer)의 역할을 하며, 또한 제2 장벽층(152)과 게이트 금속과의 쇼키 전위 장벽 (Φb)의 크기가 In0.5Ga0.5P로 이루어진 제1 장벽층(150)과 게이트 금속과의 쇼키 전위 장벽의 크기보다 크게 만드는 역할을 한다. 이 증가된 쇼키 전위 장벽은 인핸스먼트 모드 HEMT 제조를 위해서 요구되는 전체 장벽층의 두께를 증가시킨다. 증가된 전체 장벽층의 두께는 인핸스먼트 모드 HEMT의 게이트 정전용량을 감소시켜서, 인핸스먼트 모드 HEMT 소자의 속도 특성을 향상시킨다.
본 발명에 따른 단일 집적 E/D 모드 InGaP/(In)GaAs HEMT 소자는, 인핸스먼트 모드 HEMT의 장벽층의 정확한 두께의 조절이 가능하므로 균일한 문턱 전압을 가지는 단일 집적 E/D 모드 InGaP/(In)GaAs HEMT 소자의 제조가 가능하다.
또한 본 발명에 따른 단일집적 E/D HEMT는 게이트 금속과의 전위장벽값을 증가시켜서 인핸스먼트 HEMT 소자의 문턱 전압을 얻기 위한 전체 장벽층 두께를 증가시켜, 인핸스먼트 HEMT 소자의 게이트 정전 용량이 감소되어 트랜지스터의 속도 특성을 향상시키는 효과가 있다.
도 6a 내지 도 6g는 도 4에 따른 단일 집적 E/D 모드 InGaP/(In)GaAs HEMT 제조방법을 설명하기 위한 단면도들이다.
도 6a는 버퍼층(130), 채널층(140), 스페이서층(145), 제1 장벽층(150), 제2장벽층(152), 제3 장벽층(154) 및 오믹층(160)을 형성하는 단계를 설명하기 위한 단면도이다. 기판(120) 상에는 버퍼층(130), 채널층(140), 스페이서층(145), 제1 장벽층(150), 제2 장벽층(152), 제3 장벽층(154) 및 오믹층(160)이 순차적으로 적충된다.
도 6b는 소스 및 드레인 오믹 패턴을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 E/D 모드 HEMT의 메사 패턴의 포토레지스트를 마스크로 오믹층(160), 제1 장벽층(150), 제2 장벽층(152), 제3 장벽층(154), 채널층(150) 및 버퍼층(140)의 일부를 식각하여 각각의 소자들을 전기적으로 격리시킨다. 그 다음 포토레지스트를 이용하여 소스 및 드레인 오믹 패턴을 형성한 후 진공 증착과 리프트-오프(lift-off) 공정을 통해 소스, 드레인 오믹 금속 패턴을 형성하고 급속 열처리 공정(RTA)에 의해 소스, 드레인 오믹 접촉(170)을 형성한다.
도 6c 및 도 6d는 디플리션 모드 HEMT 소자(100)를 제조하는 단계를 설명하기 위한 단면도이다. 먼저, 포토레지스트를 이용하여 디플리션 모드 HEMT(100)의 메사 패턴 위에 게이트 패턴을 형성하여 오믹층(160)을 제3 장벽층(154)에 대해 선택적으로 식각한다. 선택적 식각액으로 사용되는 H2SO4:H2O2:H2O 또는 H3PO4:H2O2:H2O 기반 용액에 의한 식각은 InGaP로 이루어진 제3 장벽층(154)에 대한 식각 속도보다 GaAs로 이루어진 오믹층(160)의 식각 속도가 100배 이상 빠르므로 제3 장벽층(154)을 거의 식각하지 않으며 과식각(over-etching)을 하더라도 장벽층의 두께가 거의 변하지 않아서 균일하고 정확한 문턱 전압 특성을 갖는 디플리션 모드 HEMT의 제조가 가능하다.
다음에, 게이트 식각 공정 후 제3 장벽층(154) 상에 형성된 노출영역(252) 상에 Ti, Pt, Au 등과 같은 게이트 금속(356)을 진공 증착하고 리프트-오프 공정을 통하여 게이트를 형성하면 디플리션 모드 HEMT(100) 제조가 완료된다.
도 6e 및 도 6g는 인핸스먼트 모드 HEMT(110) 소자를 제조하는 단계를 설명하기 위한 단면도이다. 먼저 포토레지스트를 이용하여 인핸스먼트 모드 HEMT의 메사 패턴 위에 게이트 패턴을 형성하여 오믹층(160)을 제3 장벽층(154)에 대해 선택적 식각한다. 선택적 식각액으로는 디플리션 모드 HEMT의 오믹층(160) 식각 용액과 동일한 H2SO4:H2O2:H2O 또는 H3PO4:H2O2:H2O 기반 용액을 사용한다. 오믹층(160) 식각 후 남아 있는 제3 장벽층(154)의 두께는 선택적 식각 용액을 사용했기 때문에 매우 균일하다. 다음에 오믹층(160)을 식각하고 노출된 제3 장벽층(154)을 제2 장벽층(152)에 대해 선택적 식각을 한다. 제2 장벽층(152)에 대한 제3 장벽층(154)의 선택적 식각액으로는 HCl:H2O 또는 H3PO4:HCl 기반 용액이 사용된다. 이 식각 용액의 선택도는 제2 장벽층(152)을 이루는 InxGa1-xP(0<x<0.5)의 x값이 0에 가까울수록 높아진다. x값이 충분히 작을 경우 이 식각 용액은 제2 장벽층(152)을 거의 식각하지 않으며 과식각(over-etching)을 하더라도 제2 장벽층(152)의 두께가 변하지 않아서 균일하고 정확한 문턱 전압 특성을 갖는 인핸스먼트 모드 HEMT 제작이 가능하다.
게이트 식각 공정 후 노출된 노출영역(254) 위에 Ti, Pt, Au 등과 같은 게이트 금속을 진공 증착하고 리프트-오프 공정을 통하여 게이트 금속(358)을 형성하면 도 4의 단일집적 E/D HEMT가 완성된다.
본 발명은 매우 간단하고 경제적인 선택적 습식 식각 공정을 통하여 균일한 특성을 갖는 단일 집적화된 E/D 모드 HEMT 소자의 제조가 가능하다. 또한 본 발명은 MMIC의 수율을 향상시켜 제품 경쟁력을 향상시킨다. 또한 본 발명에 따른 단일집적 E/D HEMT의 제2 장벽층은 게이트 금속과의 전위장벽값을 증가시켜서 요구되는 인핸스먼트 HEMT 소자의 문턱 전압을 얻기 위한 전체 장벽층 두께를 증가시켜, 인핸스먼트 HEMT의 게이트 정전 용량의 감소를 통해 트랜지스터의 속도 특성을 향상시키고, 또한 인핸스먼트 HEMT의 게이트 누설 전류의 감소를 통해 트랜지스터의 DC 특성을 향상시킨다.

Claims (14)

  1. 반절연 GaAs 기판 상에 순차적으로 형성되는, 도핑이 되지 않은 GaAs, GaAs/AlxGa1-xAs(0<x≤1) 초격자 또는 GaAs와 GaAs/AlxGa1-xAs(0<x≤1) 초격자가 혼합된 결정층으로 이루어지는 버퍼층, 도핑이 되지 않은 GaAs 또는 InxGa1-xAs(0<x≤0.35)로 이루어지는 채널층, 불순물로 도핑되지 않은 In0.5Ga0.5P로 이루어지는 스페이서층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제1 장벽층, GaAs에 격자 정합되지 않으며 n형 불순물로 도핑된 InxGa1-xP(0<x<0.5)로 이루어지는 제2 장벽층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제3 장벽층, 및 고농도 n형으로 도핑된 GaAs로 이루어지며 상기 제3 장벽층과 오믹접촉하는 오믹층;
    상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역;
    제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역; 및
    상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 단일집적 E/D 모드 HEMT.
  2. 반절연 GaAs 기판 상에 순차적으로 형성되는, 도핑이 되지 않은 GaAs, GaAs/AlxGa1-xAs(0<x≤1) 초격자 또는 GaAs와 GaAs/AlxGa1-xAs(0<x≤1) 초격자가 혼합된 결정층으로 이루어지는 버퍼층, 도핑이 되지 않은 InxGa1-xAs(0<x≤0.35)로 이루어지는 채널층, 불순물로 도핑되지 않은 In0.5Ga0.5P로 이루어지는 스페이서층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제1 장벽층, GaAs에 격자 정합되지 않으며 n형 불순물로 도핑된 InxGa1-xP(0<x<0.5)로 이루어지는 제2 장벽층, GaAs에 격자 정합되며 도핑되지 않은 In0.5Ga0.5P로 이루어지는 제3 장벽층, 및 고농도 n형으로 도핑된 GaAs로 이루어지며 상기 제3 장벽층과 오믹접촉하는 오믹층;
    상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역;
    제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역; 및
    상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 단일집적 E/D 모드 HEMT.
  3. 반절연 GaAs 기판 상에 순차적으로 형성되는, 도핑이 되지 않은 GaAs, GaAs/AlxGa1-xAs(0<x≤1) 초격자 또는 GaAs와 GaAs/AlxGa1-xAs(0<x≤1) 초격자가 혼합된 결정층으로 이루어지는 버퍼층, 도핑이 되지 않은 InxGa1-xAs(0<x≤0.35)로 이루어지는 채널층, 불순물로 도핑되지 않은 In0.5Ga0.5P로 이루어지는 스페이서층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제1 장벽층, GaAs에 격자 정합되지 않으며 도핑되지 않은 InxGa1-xP(0<x<0.5)로 이루어지는 제2 장벽층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제3 장벽층, 및 고농도 n형으로 도핑된 GaAs로 이루어지며 상기 제3 장벽층과 오믹접촉하는 오믹층;
    상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역;
    제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역; 및
    상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 단일집적 E/D 모드 HEMT.
  4. 반절연 GaAs 기판 상에 순차적으로 형성되는, 도핑이 되지 않은 GaAs, GaAs/AlxGa1-xAs(0<x≤1) 초격자 또는 GaAs와 GaAs/AlxGa1-xAs(0<x≤1) 초격자가 혼합된 결정층으로 이루어지는 버퍼층, 도핑이 되지 않은 InxGa1-xAs(0<x≤0.35)로 이루어지는 채널층, 불순물로 도핑되지 않은 In0.5Ga0.5P로 이루어지는 스페이서층, GaAs에 격자 정합되며 n형 불순물로 도핑된 In0.5Ga0.5P로 이루어지는 제1 장벽층, GaAs에 격자 정합되지 않으며 도핑되지 않은 InxGa1-xP(0<x<0.5)로 이루어지는 제2 장벽층, GaAs에 격자 정합되며 도핑되지 않은 In0.5Ga0.5P로 이루어지는 제3 장벽층, 및 고농도 n형으로 도핑된 GaAs로 이루어지며 상기 제3 장벽층과 오믹접촉하는 오믹층;
    상기 제3 장벽층이 노출되도록 상기 오믹층이 식각되어 형성되는 제1 노출영역;
    제2 장벽층이 노출되도록 상기 오믹층 및 상기 제3 장벽층이 식각되어 형성되는 제2 노출영역; 및
    상기 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 단일집적 E/D 모드 HEMT.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체 기판 상에 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 상기 제3 장벽층과 오믹접촉하는 오믹층을 순차적으로 형성하는 단계;
    상기 제3 장벽층이 노출되도록 H2SO4:H2O2:H2O, H3PO4:H2O2:H2O 또는 NH4OH:H2O2:H2O 기반 용액으로 상기 오믹층을 식각하여 제1 노출영역을 형성하는 단계;
    제2 장벽층이 노출되도록 H2SO4:H2O2:H2O, H3PO4:H2O2:H2O 또는 NH4OH:H2O2:H2O 기반 용액으로 상기 오믹층을 식각하고, HCl:H2O 또는 HCl:H3PO4기반 용액으로 상기 제3 장벽층을 식각하여 제2 노출영역을 형성하는 단계; 및
    상기 제1 노출영역 및 제2 노출영역 상에 게이트 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 단일집적 E/D 모드 HEMT 제조방법.
  14. 삭제
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