KR100379507B1 - Method for Fabricating of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 캡절연막을 갖는 복수개의 게이트들을 형성하는 단계와, 상기 게이트 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 갭필막을 형성하는 단계와, 상기 게이트들 사이의 갭필막에 발생된 보이드가 제거되도록 상기 갭필막을 선택적으로 식각하는 단계와, 상기 갭필막상에 평탄화 절연막을 형성하는 단계와, 상기 게이트들 사이의 상기 갭필막과 평탄화 절연막을 관통하여 그 하부의 상기 반도체 기판에 연결되는 복수개의 콘택 플러그를 형성하는 단계를 포함하여 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, the method comprising: forming a plurality of gates having a cap insulating film on a semiconductor substrate; forming sidewalls of insulating films on both sides of the gate; and forming a gap fill film on an entire surface of the semiconductor substrate. Selectively etching the gapfill film to remove voids generated in the gapfill film between the gates, forming a planarization insulating film on the gapfill film, and planarizing the gapfill film between the gates. And forming a plurality of contact plugs penetrating through the insulating film and connected to the semiconductor substrate under the insulating film.
따라서, 상기 갭필막 형성시에 게이트들 사이에 발생된 보이드를 제거한 후 콘택 플러그를 형성하므로, 보이드로 인해 콘택 플러그간에 숏트되는 불량을 제거할 수 있는 효과가 있다.Therefore, since the contact plug is formed after removing the voids generated between the gates when forming the gap fill layer, defects shorted between the contact plugs due to the voids can be removed.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 생산량 및 수율을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for manufacturing a semiconductor device suitable for improving yield and yield.
최근, DRAM 장치의 직접도가 증가되면서 칩 사이즈 및 디자인 룰(Design Rule)이 작아짐으로 인하여 워드라인 사이에 형성되는 절연막에 보이드(Void)가 발생되게 된다.이러한, 보이드는 메모리 콘택을 형성하기 위한 공정에서 도전성 물질의 증착시에 도전성 물질이 보이드 내부에 까지 형성됨에 따라 메모리 콘택간에 숏트(Short) 현상이 발생되어 반도체 소자의 생산 수율(yield)을 저하시키는 원인이 되고 있다.Recently, as the directivity of a DRAM device increases, voids are generated in an insulating film formed between word lines due to a decrease in chip size and a design rule. Such voids are used to form a memory contact. As the conductive material is formed inside the void during the deposition of the conductive material in the process, a short phenomenon occurs between the memory contacts, which causes a decrease in the yield of the semiconductor device.
이하, 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래 반도체 소자의 평면도이고, 도 2a 내지 도 2d는 종래 반도체 소자의 제조공정 단면도이다.1 is a plan view of a conventional semiconductor device, Figures 2a to 2d is a cross-sectional view of the manufacturing process of the conventional semiconductor device.
우선, 도 1 및 도 2a에 도시된 바와 같이 국부 산화(LOCOS) 공정으로 반도체 기판(11)의 소정 영역에 필드 산화막(12)을 형성하여 활성영역(A)과 필드영역(B)을 정의한다.First, as shown in FIGS. 1 and 2A, a field oxide film 12 is formed in a predetermined region of a semiconductor substrate 11 by a local oxidation (LOCOS) process to define an active region A and a field region B. FIG. .
그리고, 상기 반도체 기판(11)의 표면에 게이트 산화막(도시하지 않았음)을 형성하고 상기 게이트 산화막상에 폴리실리콘막(13a)과, 텅스텐 실리사이드막(13b)과, 나이트라이드막(13c)을 적층 형성한 후에 포토 및 식각 공정으로 상기 나이트라이드막(13c)과, 텅스텐 실리사이드막(13b)과, 폴리실리콘막(13a)을 선택적으로 제거하여 반도체 기판(11)상에 일방향으로 정렬되는 복수개의 게이트 전극(13)을 형성한다.A gate oxide film (not shown) is formed on the surface of the semiconductor substrate 11, and the polysilicon film 13a, the tungsten silicide film 13b, and the nitride film 13c are formed on the gate oxide film. After the stack is formed, the nitride film 13c, the tungsten silicide film 13b, and the polysilicon film 13a are selectively removed by a photo and etching process, and the plurality of alignment layers are arranged on the semiconductor substrate 11 in one direction. The gate electrode 13 is formed.
이어, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 나이트라이드(Nitride)막을 증착하고 상기 게이트 전극(13)의 양측면에 남도록 상기 나이트라이드막을 에치백(Etch-back)하여 절연막 측벽(14)을 형성한다.Subsequently, a nitride film is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 13, and the nitride film is etched back so as to remain on both sides of the gate electrode 13. (14) is formed.
그리고, 도 2b에 도시된 바와 같이 상기 게이트 전극(13) 사이의 공간이 채워지도록 상기 반도체 기판(11)의 전면에 BPSG(Boron Phosphorus Silicate Glass)로 된 갭필(gap fill)막(15)을 형성하고, CMP(Chemical Mechanical Polishing) 공정으로 상기 갭필막(15)의 표면을 평탄화한다.As shown in FIG. 2B, a gap fill film 15 made of boron phosphorus silicate glass (BPSG) is formed on the entire surface of the semiconductor substrate 11 to fill the space between the gate electrodes 13. The surface of the gap fill film 15 is planarized by a chemical mechanical polishing (CMP) process.
이때, 상기 게이트 전극(13) 사이의 공간이 매우 좁기 때문에 상기 게이트 전극(13) 사이에 형성되는 상기 갭필막(15)에는 보이드(16)가 발생되게 된다.At this time, since the space between the gate electrodes 13 is very narrow, voids 16 are generated in the gap fill layer 15 formed between the gate electrodes 13.
상기 보이드(16)는 도 1에 도시된 바와 같이 상기 게이트 전극(13) 사이의 상기 갭필막(15) 내에 상기 게이트 전극(13)과 나란한 방향으로 발생된다.As shown in FIG. 1, the voids 16 are generated in a direction parallel to the gate electrodes 13 in the gap fill layer 15 between the gate electrodes 13.
그리고, 도 2c에 도시된 바와 같이 포토 및 식각 공정으로 상기 게이트 전극(13) 사이의 상기 활성영역(A)의 반도체 기판(11)이 소정부분 노출되도록 상기 갭필막(15)을 선택적으로 제거하여 복수개의 콘택홀(17)을 형성한다.As shown in FIG. 2C, the gap fill layer 15 may be selectively removed to expose a predetermined portion of the semiconductor substrate 11 of the active region A between the gate electrodes 13 by a photo and etching process. A plurality of contact holes 17 are formed.
이때, 이웃하는 상기 콘택홀(17)은 상기 갭필막(15)에 형성된 보이드(16)에 의해 서로 연결된다.In this case, the adjacent contact holes 17 are connected to each other by the voids 16 formed in the gap fill layer 15.
이어, 상기 콘택홀(17)을 포함한 반도체 기판(11)의 전면에 나이트라이드(Nitride)막을 증착한 후 상기 콘택홀(17) 내부의 상기 갭필막(15)의 측면에만 남도록 상기 나이트라이드막을 에치백(Etch back)하여 질화막 측벽(18)을 형성한다.Subsequently, after the nitride film is deposited on the entire surface of the semiconductor substrate 11 including the contact hole 17, the nitride film is deposited on the side of the gap fill layer 15 inside the contact hole 17. Etch back to form the nitride film sidewall 18.
이때, 상기 나이트라이드막은 상기 콘택홀(17) 내부의 상기 갭필막(15)의 측면 뿐만아니라, 도 1의 점선으로 표시된 부분에 나타난 바와 같이 상기 콘택홀(17)과 연결된 보이드(16)의 표면을 따라서 형성된다.At this time, the nitride film is not only the side of the gap fill film 15 inside the contact hole 17, but also the surface of the void 16 connected to the contact hole 17 as indicated by the dotted line in FIG. 1. Thus formed.
그리고, 상기 콘택홀(17)을 포함한 반도체 기판(11)의 전면에 폴리실리콘을 증착한다.이때, 상기 폴리 실리콘은 상기 콘택홀(17) 내부 뿐만 아니라 상기 보이드(16)에 까지 형성되어 이웃하는 콘택홀(17)들에 형성된 폴리 실리콘은 상기 보이드(16)를 통해 서로 연결되게 된다.이어, 도 2d에 도시된 바와 같이 상기 콘택홀(17) 내부에만 남도록 상기 폴리실리콘을 에치백하여 콘택 플러그(19)를 형성하여 종래의 반도체 소자를 완성한다.In addition, polysilicon is deposited on the entire surface of the semiconductor substrate 11 including the contact hole 17. In this case, the polysilicon is formed not only inside the contact hole 17 but also in the void 16 to be adjacent to the contact hole 17. The polysilicon formed in the contact holes 17 are connected to each other through the void 16. Then, as shown in FIG. 2D, the polysilicon is etched back so as to remain only inside the contact hole 17, thereby contact plugs are formed. (19) is formed to complete a conventional semiconductor element.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.However, the conventional method of manufacturing a semiconductor device as described above has the following problems.
첫째, 보이드가 크게 발생되면 나이트라이드막이 보이드의 표면을 따라서 형성되게 되고 콘택홀들 사이의 보이드가 제거되지 않게 되므로 콘택 플러그의 형성시에 폴리실리콘이 보이드 내부에까지 형성되어 이웃하는 콘택 플러그간에 숏트되는 불량이 발생된다.First, when the void is large, the nitride film is formed along the surface of the void and voids between the contact holes are not removed. Therefore, polysilicon is formed inside the void and shorted between neighboring contact plugs when the contact plug is formed. Defect occurs.
둘째, 상기 콘택홀 내부에 질화막 측벽 형성을 위한 나이트라이드 증착시간이 많이 소모되므로 생산 속도가 저하되므로 단위시간당 생산량이 저하된다.Second, since the nitride deposition time for forming the nitride film sidewalls in the contact hole is consumed a lot, the production rate is lowered, and thus the yield per unit time is reduced.
셋째, 나이트라이드막을 에치백하여 콘택홀 측벽에 질화막 측벽을 형성할 때 나이트라이드막 식각 공정에서 발생되는 이물로 인하여 불량이 발생되어 반도체 소자의 수율이 저하된다.Third, when the nitride film is etched back to form the nitride film sidewalls on the contact hole sidewalls, defects are generated due to foreign substances generated in the nitride film etching process, thereby lowering the yield of the semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 생산량 및 수율을 향상시키는데 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device suitable for improving the yield and yield to solve the above problems.
도 1은 종래의 반도체 소자의 평면도1 is a plan view of a conventional semiconductor device
도 2a 내지 도 2d는 종래의 반도체 소자의 제조공정 단면도2A to 2D are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도 3은 본 발명의 실시예에 따른 반도체 소자의 평면도3 is a plan view of a semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도4A to 4D are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
31 : 반도체 기판 32 : 필드 산화막31 semiconductor substrate 32 field oxide film
33 : 게이트 전극 34 : 절연막 측벽33 gate electrode 34 insulating film sidewall
35 : 갭필막 36 : 보이드35 gap gap film 36 void
37 : 포토레지스트 38 : BPSG막37 photoresist 38 BPSG film
39 : 콘택 플러그39: contact plug
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 캡절연막을 갖는 복수개의 게이트들을 형성하는 단계와, 상기 게이트 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 갭필막을 형성하는 단계와, 상기 게이트들 사이의 갭필막에 발생된 보이드가 제거되도록 상기 갭필막을 선택적으로 식각하는 단계와, 상기 갭필막상에 평탄화 절연막을 형성하는 단계와, 상기 게이트들 사이의 상기 갭필막과 평탄화 절연막을 관통하여 그 하부의 상기 반도체 기판에 연결되는 복수개의 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a plurality of gates having a cap insulating film on the semiconductor substrate, forming a sidewall of the insulating film on both sides of the gate, Forming a gap fill film on the entire surface, selectively etching the gap fill film to remove voids generated in the gap fill film between the gates, forming a planarization insulating film on the gap fill film, and forming a gap insulating film between the gates And forming a plurality of contact plugs penetrating through the gap fill layer and the planarization insulating layer to be connected to the semiconductor substrate below.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.3 is a plan view of a semiconductor device according to an exemplary embodiment of the present invention, and FIGS. 4A to 4D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an exemplary embodiment of the present invention.
우선, 도 3 및 도 4a에 도시된 바와 같이 반도체 기판(31)에 LOCOS공정으로 필드 산화막(32)을 형성하여 활성영역(C) 및 필드영역(D)을 정의한다.First, as shown in FIGS. 3 and 4A, a field oxide film 32 is formed on a semiconductor substrate 31 by a LOCOS process to define an active region C and a field region D. FIG.
그리고, 상기 반도체 기판(31)상에 게이트 산화막(도시하지 않았음)을 형성하고, 상기 게이트 산화막상에 폴리실리콘막(33a)과, 텅스텐 실리사이드막(33b)과, 캡절연막(33c)을 적층 형성한다.A gate oxide film (not shown) is formed on the semiconductor substrate 31, and a polysilicon film 33a, a tungsten silicide film 33b, and a cap insulating film 33c are laminated on the gate oxide film. Form.
여기에서 상기 캡절연막(33c)은 나이트라이드막을 증착하여 형성한다.The cap insulating film 33c is formed by depositing a nitride film.
이어, 노광 및 현상 공정으로 캡절연막(33c)을 소정부분 노출시키는 포토레지스트를 형성하고, 상기 포토레지스트를 마스크로 이용하여 상기 반도체 기판(31)이 노출되도록 상기 캡절연막(33c)과 텅스텐 실리사이드막(33b)과, 폴리실리콘막(33a)을 선택적으로 제거하여 반도체 기판(31)상에 일방향으로 정렬되는 복수개의 게이트 전극(33)을 형성한다.Next, a photoresist for exposing a predetermined portion of the cap insulating film 33c is formed by an exposure and development process, and the cap insulating film 33c and the tungsten silicide film are exposed to expose the semiconductor substrate 31 using the photoresist as a mask. (33b) and the polysilicon film 33a are selectively removed to form a plurality of gate electrodes 33 aligned in one direction on the semiconductor substrate 31.
그리고, 상기 게이트 전극(33)을 포함한 반도체 기판(31)의 전면에 나이트라이드막을 증착한 후에 상기 게이트 전극(33)의 양측면에만 남도록 상기 나이트라이드막을 에치백(Etch back)하여 절연막 측벽(34)을 형성한다.After the nitride film is deposited on the entire surface of the semiconductor substrate 31 including the gate electrode 33, the nitride film is etched back so as to remain only on both sides of the gate electrode 33. To form.
그리고, 도면에는 도시하지 않았지만 상기 반도체 기판(31)의 전면에 불순물 이온을 주입하여 상기 절연막 측벽(34) 양측의 활성영역(C)의 반도체 기판(31)에 소오스/드레인을 형성한다.Although not shown in the drawing, impurity ions are implanted into the entire surface of the semiconductor substrate 31 to form a source / drain in the semiconductor substrate 31 of the active region C on both sides of the insulating film sidewall 34.
그리고, 도 2b에 도시된 바와 같이 상기 게이트 전극(33) 사이의 공간이 채워지도록 상기 반도체 기판(31)의 전면에 갭필(gap fill)막(35)을 형성한다.As shown in FIG. 2B, a gap fill film 35 is formed on the entire surface of the semiconductor substrate 31 so that the space between the gate electrodes 33 is filled.
이때, 상기 게이트 전극(33) 사이의 공간이 좁기 때문에 상기 게이트 전극(33) 사이의 상기 갭필막(35)에는 상기 게이트 전극(33)과 나란한 방향으로 보이드(36)가 발생되게 된다.At this time, since the space between the gate electrodes 33 is narrow, the voids 36 are generated in the gap fill layer 35 between the gate electrodes 33 in a direction parallel to the gate electrodes 33.
이때, 상기 갭필막(35)은 상기 나이트라이드막으로 된 상기 캡절연막(33c) 및 절연막 측벽(34)과는 상이한 식각비를 갖는 물질 예를 들어, 산화막으로 형성한다.In this case, the gap fill layer 35 is formed of a material having an etching ratio different from that of the cap insulating layer 33c and the insulating layer sidewall 34 of the nitride layer, for example, an oxide layer.
이어, 상기 게이트 전극(33)의 패터닝시에 마스크로 사용한포토레지스트(37)를 상기 갭필막(35)상에 배열한다.Subsequently, a photoresist 37 used as a mask at the time of patterning the gate electrode 33 is arranged on the gap fill film 35.
그리고, 도 4c에 도시된 바와 같이 상기 포토레지스트(37)를 마스크로 이용하여 상기 갭필막(35)에 발생된 보이드(36)가 제거되도록 상기 갭필막(35)을 습식각(Wet etch)한다.As shown in FIG. 4C, the gap fill layer 35 is wet etched to remove the voids 36 generated in the gap fill layer 35 using the photoresist 37 as a mask. .
이때, 상기 캡절연막(33c)과 절연막 측벽(34)은 상기 갭필막(35)과 식각비가 다르므로 습식각으로 상기 갭필막(35)만을 선택적으로 제거할 수 있다.At this time, since the etch ratio is different from that of the cap insulating film 33c and the insulating film sidewall 34, only the gap fill film 35 may be selectively removed by wet etching.
이어, 상기 포토레지스트(37)를 제거하고, 반도체 기판(31)의 전면에 BPSG막(38)을 증착한 후, CMP 공정으로 상기 BPSG막(38)의 표면을 평탄화시킨다.Subsequently, the photoresist 37 is removed, the BPSG film 38 is deposited on the entire surface of the semiconductor substrate 31, and then the surface of the BPSG film 38 is planarized by a CMP process.
그리고, 도 4d에 도시된 바와 같이 포토 및 식각 공정으로 상기 게이트 전극(33) 사이의 상기 반도체 기판(31)이 노출되도록 상기 BPSG막(38)과 갭필막(35)을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 4D, the BPSG layer 38 and the gap fill layer 35 are selectively removed to expose the semiconductor substrate 31 between the gate electrodes 33 by a photo and etching process. To form.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리실리콘을 증착하고, 상기 콘택홀 내부에만 남도록 상기 폴리실리콘을 에치백하여 콘택 플러그(39)를 형성하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Subsequently, polysilicon is deposited on the entire surface of the semiconductor substrate 31 including the contact hole, and the contact silicon is formed by etching back the polysilicon so as to remain only in the contact hole, thereby forming a semiconductor according to an embodiment of the present invention. Complete the device.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device of the present invention as described above has the following effects.
첫째, 갭필막 식각 공정으로 보이드를 제거하여 콘택 플러그간의 숏트를 방지할 수 있으므로 반도체 소자의 수율을 향상시킬 수 있다.First, a short gap between contact plugs may be prevented by removing voids by a gap fill layer etching process, thereby improving yield of a semiconductor device.
둘째, 콘택홀의 측면에 질화막을 증착하는 공정을 생략할 수 있으므로 질화막 증착에 소요되는 시간을 줄일 수 있으므로 단위시간에 생산되는 반도체 소자의 생산량을 향상시킬 수 있다.Second, since the process of depositing the nitride film on the side of the contact hole can be omitted, the time required for the deposition of the nitride film can be reduced, so that the production amount of the semiconductor device produced in the unit time can be improved.
셋째, 콘택 플러그 측면에 질화막을 형성하지 않기 때문에 상기 질화막 에치백 공정에서 발생되는 이물에 의한 반도체 소자의 불량을 줄일 수 있으므로 반도체 소자의 수율을 증가시킬 수 있다,Third, since the nitride film is not formed on the side surface of the contact plug, defects of the semiconductor device due to foreign matter generated in the nitride film etch back process can be reduced, so that the yield of the semiconductor device can be increased.
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