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KR100379289B1 - 낮은 임계 전압치와 개선된 패턴 형상을 가진트랜지스터를 구비한 논리회로를 가진 반도체 집적회로 - Google Patents

낮은 임계 전압치와 개선된 패턴 형상을 가진트랜지스터를 구비한 논리회로를 가진 반도체 집적회로 Download PDF

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KR100379289B1
KR100379289B1 KR10-2000-0080495A KR20000080495A KR100379289B1 KR 100379289 B1 KR100379289 B1 KR 100379289B1 KR 20000080495 A KR20000080495 A KR 20000080495A KR 100379289 B1 KR100379289 B1 KR 100379289B1
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KR
South Korea
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channel mos
circuit
semiconductor integrated
mos fet
integrated circuit
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미노루 니자카
토모히로 키타노
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명은 논리회로를 포함하는 반도체 집적회로를 개시하는데, 여기에서 디코더 영역은 축소될 수 있으며, 이는 전체의 칩 사이즈를 줄일 수 있는 효과가 있다. 논리회로가 포함된 MOS FET중에서, 출력 단자를 거쳐 전하를 공급하기 위한 다른 MOS FET는 전하를 공급하기 위하여 MOS FET의 임계 전압치보다 낮은 임계 전압을 가진다. 각각의 MOS FET의 게이트폭 방향은 메모리셀 영역으로 연장된 워드 라인을 따른 방향에 수직이고, 모든 MOS FET는 워드 라인이 연장된 방향을 따라 수직인 방향으로 정렬되어 있다.

Description

낮은 임계 전압치와 개선된 패턴 형상을 가진 트랜지스터를 구비한 논리회로를 가진 반도체 집적회로{Semiconductor Integrated Circuit Having Logic Circuit Comprising Transistor with Lower Threshold Voltage Values and Improved Pattern Layout}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 메모리 장치 등의 디코더 회로에 적용하기에 바람직한 논리회로의 구조 및 패턴 배열에 관한 것이다.
반도체 메모리 장치내에서 종래의 디코드 회로는 메모리셀내의 특정 어드레스를 선택하는 기능을 가지며, 디코더 회로는 예를 들면, 하기에 설명된 두개의 입력 NAND회로가 일반적으로 사용된다. 도 12는 이러한 NAND 회로의 예를 도시한 회로도이다.
도시된 NAND 회로(100)는 CMOS트랜지스터를 사용하는 논리부(101)와, 바이폴라 및 MOS 트랜지스터를 사용하는 출력부(102)로 구성된다.
논리부(101)는 두개의 pMOS(즉, p-채널 MOS) 트랜지스터(M51, M52)를 사용하는 병렬 접속된 회로와, 두개의 nMOS(즉, n-채널) 트랜지스터(M53, M54)를 사용하는 직렬 접속 회로를 포함한다. 병렬 접속 회로와 직렬 접속 회로는 또한 고전위 전원 공급 라인(즉, 전압=Vcc)과 어스선(104)(또는 그라운드) 사이에 상기 순서로 직렬로 접속된다.
논리적으로 동작될 두개의 입력(A, B)들 중에서, 신호(A)는 pMOS 트랜지스터(M51)와 nMOS 트랜지스터(M53)의 게이트 전극으로 입력되고, 신호(B)는 pMOS 트랜지스터(M52)와 nMOS 트랜지스터(M54)의 게이트 전극으로 입력된다. 이러한 작용에 의해 발생된 신호는 출력부(102)의 pMOS 트랜지스터(M51, M52)와 nMOS 트랜지스터(M53, M54)의 공통 드레인 전극으로부터 출력된다.
출력부(102)에 있어서, 도 12에 도시된 바와 같이, 콜렉터 전극이 전원 공급선(105)에 접속된 바이폴라 트랜지스터(이하에서 "BiP-Tr"이라 약칭한다)와, 두개의 nMOS 트랜지스터(M55, M56)는 전원 공급선(105)과 어스선(106) 사이에 상기 순서로 직렬로 접속된다. 논리부(101)로부터의 논리신호는 BiP-Tr(Q1)의 베이스 전극으로 입력되고, 입력 신호(A, B)는 nMOS 트랜지스터(M55, M56)의 게이트 전극으로 각각 입력된다. 이러한 두개의 입력 바이-CMOS NAND 회로는 출력 신호(X0)가 출력되는 출력 터미널로서 출력부내의 BiP-Tr(Q1)의 에미터 전극과 nMOS 트랜지스터(M55)의 드레인 전극의 콘택을 사용한다.
도 12에 도시된 바와 같은 NAND 회로(100)에 있어서, 두 신호(A, B)가 높을 때, 직렬로 접속된 nMOS 트랜지스터(M53, M54)는 온되고(즉, 온 상태), 한편 병렬로 접속된 pMOS 트랜지스터(M51, M52)는 오프(즉, 오프 상태)가 된다. 그 결과로서, BiP-Tr(Q1)의 베이스 전극의 전위는 그라운드 수준이 되며, 이 때문에 트랜지스터는 오프 상태로 된다. 또한, 직렬로 접속된 nMOS 트랜지스터(M55, M56)가 스위치 온되고, 이 때문에 부하(도시안됨)의 전하는 이들 트랜지스터(M55, M56)를 거쳐 방전되고 출력 신호(X0) 레벨은 낮아진다.
이와는 대조적으로, 신호(A 또는 B)가 낮을 때, nMOS 트랜지스터(M53, M54)중의 하나가 오프되고, 이들 nMOS 트랜지스터(M53, M54)는 BiP-Tr(Q1)의 베이스 전위의 감소에 영향을 미치지 않는다. 여기에서, pMOS 트랜지스터(M51, M52)중의 하나가 온되고; 그러므로, pMOS 트랜지스터(M51, M52) 이상은 BiP-Tr(Q1)의 베이스의 전위가 증가한다. 그 결과로서, BiP-Tr(Q1)의 베이스의 전압은 Vcc까지 증가하고, 트랜지스터가 온된다. 다른 한편, 직렬로 접속된 nMOS 트랜지스터(M55, M56)중의 하나가 스위치 오프되고, 이에 의해 이들 트랜지스터는 출력 터미널로부터 방전에 영향이 없다. 그 결과, BiP-Tr(Q1)을 사용하는 충전 작업에 따라서, 출력 신호(X0)의 레벨이 높아진다.
즉, 도 12에 도시된 바와 같이 회로(100)로부터의 출력은 두 입력이 높을 때에만 낮으며, 다른 경우에 있어서, 출력은 NAND 논리에 기초하여 높다. 반도체 저장 장치 등에 구비된 디코더 회로는 종종 상기에 설명한 바와 같은 논리회로를 사용한다. 여기에서, 회로 동작 특성은 오직 하나의 배열된 NAND 게이트가 선택된 출력과 같이 저레벨 신호(즉, LOW 신호)를 출력하며, 다른 게이트들은 비선택 출력과같이 고레벨 신호(즉, HIGH 신호)를 출력한다. 디코더 회로에 있어서, 복수의 이러한 게이트 구조가 접속되고, 입력 어드레스에 의해 지정된 메모리셀이 선택된다.
상기 종래의 NAND회로에 있어서, 출력 신호의 레벨은 베이스 전류가 pMOS트랜지스터(M51, M52)를 사용하여 공급되는 BiP-Tr(Q1)을 사용하여 높게 할 수 있다. 그러므로, 충분한 전류를 공급할 수 있으며, 동작 속도를 빠르게 할 수 있다. 그러나, 출력 신호의 레벨은, (i)직렬로 접속된 nMOS 트랜지스터(M53, M54)를 사용하여 BiP-Tr(Q1)의 베이스의 전위를 감소시키고, (ii)직렬로 접속된 nMOS 트랜지스터(M55, M56)를 사용하여 출력 로드로부터의 전하(즉, 전류)를 방출하여 낮게 할 수 있다. 이는 nMOS트랜지스터에 있어서, 동등한 게이트 길이가 다른 경우와 비교하여 전류 공급 능력이 절반이며 두배라는 것을 의미한다.
전류 공급 능력의 감소(절반까지)를 보상하기 위하여, 일반적으로, nMOS트랜지스터의 게이트폭은 전류 공급 능력을 개선하고 전압강하의 속도의 지연을 방지하기 위하여 넓게 제조한다. 그러나, 게이트폭의 증가는 입력신호측으로부터 볼때 입력 커패시턴스의 증가를 야기하고; 이 때문에 이전단과 같이 논리회로의 동작이 감소된다. 즉, 복수의 논리 게이트를 가진 회로의 동작 속도를 개선하기 위하여, 팬-아웃 특성(즉, 입력 캐패시턴스와 지연 시간에 대한 출력(부하)의 캐패시턴스의 비간의 관계)을 개선할 필요가 있다. 그러나, 직렬로 접속된 nMOS트랜지스터의 전류 공급 능력의 저하는 팬-아웃 특성을 개선하기 위하여 극복되어야 할 장애이다. 또한, 게이트폭의 증가는 논리회로의 면적을 확실하게 증가시키게 한다.
디코더 회로로서, 이러한 회로의 특징적 동작인 선택 동작의 속도는 선택된 신호의 출력의 지연 시간에 의존한다. 여기에서, 선택 동작은 직렬로 접속된 nMOS 트랜지스터(또는 NOR회로인 경우에는 직렬로 접속된 pMOS 트랜지스터를 이용하여 출력 레벨을 증가시켜서)를 사용하여 출력 레벨을 감소시켜 달성된다. 그러므로, 직렬로 접속된 MOS트랜지스터에 관한 전류 공급 능력의 감소는 동작 속도에 상당한 효과를 가진다.
이러한 논리회로에서 동작 속도의 지연, 점유 면적의 증가와 같은 문제점을 해결하기 위하여, 본 발명의 발명자들은 일본국 공개 공보 평9-200036호에 개시되고, 도 13 및 도 14에 도시된 바와 같은 구조를 가지는 논리회로를 제안하였다.
도 12에 도시된 종래의 회로에 있어서, BiP-Tr(Q1)의 베이스의 전위를 감소시키기 위한 각각의 전류 패스와 출력 로드로부터의 전하를 방출하기 위한 전류 패스가 직렬로 접속된 두개의 nMOS 트랜지스터를 사용하여 형성된다. 이와는 대조적으로, 도 13 내의 회로(200)와, 각각의 패스(여기에서, BiP-Tr(Q2)가 사용된다)는 단일의 nMOS 트랜지스터(M63또는 M64)를 사용하여 형성된다. 두개의 입력 신호(A, B)와 ∇B(여기에서, ∇는 반전을 나타내는 어퍼바를 의미하며, 이하 동일) 중에서, 입력 신호(B)의 반전 신호는 nMOS트랜지스터(M63, M64)의 소스 전극으로 입력된다. 도 12에 도시된 회로에서 실현된 바와 같은 동일 논리가 회로(200)에서도 실현될 수 있다. 회로(200)의 구조에 있어서, 입력 캐패시턴스는 종래의 게이트-입력 캐패시턴스의 절반이며, 팬-아웃 특성은 개선될 수 있다. 또한, nMOS트랜지스터(M64)는 트랜스퍼 게이트로서의 기능을 하며; 그러므로, 출력 터미널로부터 나오는 전류는 게이트 입력에 의한 온동작 이전에 개시된다. 그러므로, 전체 회로(논리회로도 포함)의 동작 속도는 매우 높게 할 수 있다. 그러므로, 고속 동작을 실현하기 위하여, 반전 신호(∇B)의 로드 캐패시턴스가 입력 터미널의 로드 캐패시턴스보다 커야하는 조건을 만족하여야 한다. 7개의 트랜지스터를 사용하는 종래의 회로와 비교하여, 오직 5개의 트랜지스터가 본 실시예에서의 전체 회로에 사용되며, 이에 의해 논리회로의 점유 면적이 감소된다.
도 14에 도시된 바와 같은 회로(300)는 도 13에 도시된 바와 같은 바이폴라 CMOS구조를 사용하는 NAND회로와 동일한 구조의 NAND 논리회로를 가지나, 차이점은 CMOS 인버터가 AND 논리회로를 형성하도록 NAND 회로의 출력 포인트에 부가되어 있는 것이다. CMOS 회로의 로드 구동 능력은 일반적으로 바이폴라 CMOS 회로보다 낮다. 그러므로, 큰 부하를 구동시키기 위하여, 큰 부하를 구동하기 위한 인버터가 논리회로에 접속된다. 현재의 구조를 사용하는 디코더 회로에 있어서, 대부분의 디코더 출력은 선택되지 않고, 오직 선택된 출력과 NAND 논리의 출력 로드는 nMOS트랜지스터의 소스 전극를 거쳐 활성화 될 수 있다. 이 경우에 있어서, 해당 NAND출력의 로드 캐패시턴스가 구동 동작를 위한 CMOS 인버터의 입력 캐패시턴스에 대응하고; 이에 의해, 거의 모든 디코더 입력의 로드 캐패시턴스는 입력과 선택되지 않은 채널의 와이어링 캐패시턴스의 합계와 대응한다. 그러므로, 동작 속도를 개선하기 위한 상기 조건들은 쉽게 만족시킬 수 있으며, 고속 동작을 효과적으로 달성할 수 있다. 또한, 이 회로에서 있어서, 필요한 갯수의 트랜지스터는 7개(종래의 경우)에서 5개로 감소 시킬 수 있으며, 이에 의해 논리회로의 점유 면적을 감소시킬 수 있다.
상기에서 설명한 바와 같이, 도 13 및 도 14에 도시된 회로는 동작 속도를 증가시키는데 효과적이나, 점유 면적을 감소시키는데에는 아직 충분하지 않다. 반도체 기억 장치에 있어서, 규칙적으로 배열된 요소를 가진 메모리셀 면적은 각셀의 면적을 줄일 수 있기 때문에 감소시킬 수 있으며; 그러나, 디코더 회로를 포함하는 주변 회로 면적에 있어서, 면적의 감소는 해당 요소가 규칙적으로 배열되지 않기 때문에 곤란하다. 칩사이즈를 감소시킬 필요성이 증가되고, 디코더 회로와 같은 주변 회로의 점유 면적의 감소에 많은 주목을 끈다.
본 발명은 상기 상황을 감안하여 창안된 것으로서, 본 발명의 목적은 디코더 회로와 같은 주변 회로의 면적을 감소시키고 이에 의해 칩 사이즈를 작게 하여 논리회로의 면적이 감소된 반도체 집적회로를 제공하는데 있다.
그러므로, 본 발명은:
출력 터미널을 거쳐 외부 부하에 전하를 공급하기 위한 하나 이상의 제 1 트랜지스터와;
출력 터미널을 거쳐 부하로부터 전하를 방출하기 위한 하나 이상의 제 2 트랜지스터를 구비하고, 여기에서,
논리회로의 논리 동작에 있어서, 전하의 공급과 방출이 외부 장치로부터의 복수의 바이너리 논리 신호 입력의 상태의 조합에 따라 실행되고;
논리회로내의 모든 트랜지스터 사이에서, 전하를 공급하기 위한 제 1 트랜지스터 이외의 각 트랜지스터는 제 1 각 트랜지스터의 임계 전압치보다 낮은 임계 전압치를 가지며 논리회로를 가진 반도체 집적회로를 제공한다.
본 발명의 발명자들은 종래의 AND 논리회로(도 14에 도시된 바와 같은)의 점유 면적을 줄이기 위하여 연구한 결과 논리회로의 구성 성분으로서 각각의 MOS FET의 사이즈는 FET의 임계 전압치(이하에서 "Vth"라 한다)를 감소시켜 달성할 수 있다는 것을 발견하였으며, 따라서, 전체 회로의 사이즈를 감소 시킬 수 있다. 즉, MOS FET의 Vth를 감소시키기 위하여 게이트 전극에 적용되어 흐르는 소정 전압의 전류가 증가하게 되며, 이 때문에 트랜지스터를 구동시키는 능력이 개선되고 작은 게이트폭은 특정 전류를 공급하기 위하여 충분하다. 그러므로, 논리회로에서 MOS FET의 임계 전압치(Vth)의 감소에 따라, 각각의 트랜지스터의 사이즈를 감소시키며 전체 논리회로의 점유 면적을 감소시킬 수 있다.
이상에서와 같이, 논리회로내의 모든 MOS FET의 Vth가 감소된 것이 가장 바람직하다. 그러나, 이는 몇몇 종류의 논리회로에서 실현할 수 없다. 이는 전력 소모의 감소와 함께 반도체 집적회로의 전류 전개에 있어서의 칩 사이즈의 감소에 대하여 강력하게 요청된다.
예를 들면, 도 14에 도시된 회로가 디코더 회로로 사용될 때, 출력 터미널은 워드 라인에 접속되고, 워드 라인에 대한 출력이 낮을 때(즉, 신호 레벨이 낮을때), 동작은 스탠바이 모드에 있게 된다. 이러한 조건하에서, 워드 라인으로부터 전하를 방출하기 위한 nMOS 트랜지스터는 온이며, 한편 워드 라인에 전하를 공급하기 위한 pMOS트랜지스터는 오프이다. 전하를 공급하기 위한 pMOS 트랜지스터의 임계 전압치(Vth)가 감소(상기 고려한 모든 MOS FET의 감소에 따라)된다고 가정하면, 오프 상태에 있는 해당 pMOS 트랜지스터의 누설 전류는 고압(Vcc)이 pMOS 트랜지스터의 소스 전극에 직접 공급되기 때문에 상당히 증가된다. 누설 전류가 증가하는 것은 대기 전류의 증가를 야기하고, 이에 의해 전력 소비를 증가시킨다. 따라서, 회로 동작의 스탠바이 모드에서 오프 상태에 있으며 고압(Vcc)에 접속되어 있고 전하를 공급하기 위한 트랜지스터의 Vth는 감소시킬 수 있다.
일반적으로, 이러한 논리회로는 특정한 Vth를 가진 트랜지스터를 사용하여 형성한다. 그러나, 본 발명에 있어서, 저 및 고임계 전압치(Vth)(고전압치는 일반적으로 사용되는 상기 특정 Vth에 해당하는)는 단일 회로가 사용, 즉 "멀티-Vth"법이 이러한 논리회로에 적용된다. 따라서, 저Vth를 가진 각 트랜지스터의 게이트폭은 종래의 경우에 비교하여 감소시킬 수 있으며, 이에 의해 전체 회로의 점유 면적을 감소시킬 수 있다.
또한 본 발명은 AND 논리회로를 구비한 더욱 특정한 반도체 집적회로를 제공하는데:
NAND회로는:
제 1 및 제 2 입력 신호가 FET의 게이트 전극으로 각각 입력되며 병렬 접속된 제 1 및 제 2 p-채널 MOS FET와;
제 1 입력 신호는 게이트 전극으로 입력되고 제 2 입력 신호의 반전 신호는 소스 전극으로 입력되는 제 1 n-채널 MOS FET를 포함하고,
여기에서 제 1 및 제 2 p-채널 MOS FET와 제 1 n-채널 MOS FET의 드레인 전극의 공통 드레인 전극이 접속되어 있고;
인버터 회로는 NAND회로로부터의 출력 신호를 수신하고 출력 터미널로부터 수신된 신호의 반전 신호를 출력하기 위한 보조 MOS 트랜지스터 구조를 가지며, 여기에서 보조 MOS 트랜지스터 구조는 제 3 p-채널 MOS FET와 제 2 n-채널 MOS FET를 구비하고;
AND 논리회로내의 모든 MOS FET중에서, 제 3 p-채널 MOS FET이외의 각 FET는 제 3 p-채널 MOS FET의 임계 전압치 이하의 임계 전압치를 가진다.
이러한 구조는 도 14(본 발명자들의 선발명)에 도시된 바와 같은 AND 논리회로에 대한 본 발명의 개념을 적용하여 얻을 수 있다. 5개의 트랜지스터(3개의 MOS트랜지스터와 2개의 nMOS 트랜지스터)중에서, 제 3 pMOS FET 이외의 다른 4개의 각각의 트랜지스터의 임계 전압치(Vth)을 감소시킬 수 있으며, 이에 의해 전체 논리회로의 점유 면적을 충분히 감소시킬 수 있다.
본 발명은 또한 AND 논리회로를 구비한 다른 특정한 반도체 집적회로를 제공며:
NAND 회로는:
고정 전위는 제 1 MOS FET를 온으로 유지하기 위하여 게이트 전극에 적용되는 제 1 pMOS FET와;
제 1 입력 신호는 게이트 전극으로 입력되고 제 2 반전 입력 신호는 소스 전극으로 입력되는 제 1 n-채널 MOS FET를 포함하고;
여기에서 제 1 p-채널 MOS FET의 드레인 전극과 제 1 n-채널 MOS FET의 드레인 전극이 접속되고;
인버터 회로는 NAND회로로부터의 출력 신호를 수신하고 출력 터미널로부터 수신된 신호의 반전 신호를 출력하기 위한 보조 MOS 트랜지스터 구조를 가지며, 여기에서 보조 MOS 트랜지스터 구조는 제 2 p-채널 MOS FET와 제 2 n-채널 MOS FET를 구비하고;
AND 논리회로내의 모든 MOS FET중에서, 제 2 p-채널 MOS FET 이외의 각 FET는 제 2 p-채널 MOS FET의 임계 전압치 이하의 임계 전압치를 가진다.
이러한 구조에 있어서, 오직 두개의 입력 신호인 제 1 입력 신호와 제 2 입력 신호만이 필요하고, 필요한 트랜지스터의 갯수는 이전의 구조와 비교하여 한개로 감축시킬 수 있다. 따라서, 논리회로의 점유 면적을 더욱 감소시킬 수 있으며 또한 임계 전압치(Vth)를 감소시킬 수 있다.
또한, 본 발명은:
제 1 입력 신호는 게이트 전극으로 입력되고 제 2 입력 신호의 반전 신호는 소스 전극내로 입력되는 제 1 pMOS FET와;
제 1 및 제 2 입력 신호는 FET의 게이트 전극내로 각각 입력되는 병렬 접속된 제 1 및 제 2 nMOS FET를 구비한 NOR 논리회로를 구비한 반도체 집적회로를 제공하며, 여기에서;
제 1 pMOS FET의 드레인 전극과 제 1 및 제 2 nMOS FET의 공통 드레인 전극이 접속되고;
NOR 논리회로내의 각각의 MOS FET의 임계 전압치가 감소된다.
상기 구성을 가진 NOR 논리회로는 비교적 높은 부하 구동 능력을 가지고 있으며; 이에 의해 부하를 구동하기 위한 인버터 회로가 필요치 않다. 또한, 이러한 논리회로는 동작 대기 모드에서 오프되고 고압(Vcc)에 접속되어 있는 트랜지스터를 포함하지 않는다. 그러므로, 모든 트랜지스터는 낮은 임계 전압치(Vth)를 가지며, 논리회로의 점유 면적을 감소시키는 효과를 가진다.
이상에서 설명한 논리회로는 디코더 회로에 적용할 수도 있다.
또한, 본 발명은;
한개 이상의 p-채널 MOS FET와 한개 이상의 n-채널 MOS FET를 구비하며 인접한 메모리셀들 사이에 위치한 디코더 영역을 구비한 반도체 집적회로를 제공하며, 여기에서;
각각의 p-채널 MOS FET와 n-채널 MOS FET는 게이트폭 방향으로 메모리셀 영역으로 연장된 워드 라인을 따라 배열되어 있다.
상기한 바와 같이, 저임계 전압치(Vth)를 가지는 트랜지스터를 포함하는 본 발명에 따른 논리회로에 있어서, 각각의 해당 트랜지스터의 게이트폭은 감소시킬 수 있다. 그러므로, 각각의 트랜지스터는 게이트폭의 방향이 워드 라인이 연장된 방향(즉, 세로 방향으로 배열)을 따른 방향에 수직인 방향으로 디코더 영역내에 배열되어 있을지라도, 모든 트랜지스터는 소정 갯수의 메모리셀의 세로 영역내에 배열될 수 있으며, 이 때문에 전체 디코더의 점유 면적을 감소시킬 수 있다.
상기 구성에 있어서, p-채널 MOS FET 및 n-채널 MOS FET는 메모리셀 영역내로 연장된 워드 라인을 따른 방향에 수직인 방향으로 정렬 될 수 있으며, 이러한 방법으로 p-채널 MOS FET 및 n-채널 MOS FET는 서로 대면한다.
디코더 영역의 일반적인 종래의 장치에 있어서, p-채널 MOS FET 및 n-채널 MOS FET는 반대 방향으로 정렬되어 있고, 즉 메모리셀 영역으로 연장된 워드 라인을 따르는 방향과 평행한 방향으로 배열된다. 이와는 반대로, 본 발명에 따른 반도체 집적회로의 디코더 영역에 있어서, 종래의 장치는 90°회전할 수 있으며, 이 때문에 메모리셀 영역들 사이의 디코더 영역의 폭(워드 라인이 연장된 방향을 따라)은 감소될 수 있다.
일반적인 디코더 영역에 있어서, 전원을 공급하기 위한 주 파워 서플라이는 디코더 영역과 각각의 메모리셀 영역 사이의 각각의 경계를 따라 구비된다. 그러나, p-채널 MOS FET 및 n-채널 MOS FET는 메모리셀 영역내로 연장된 워드 라인을 따른 방향에 수직인 방향으로 정렬 될 수 있다면, 전원 공급선은 주 파워 서플라이로부터 p-채널 MOS FET가 형성된 곳의 영역까지 연장되어 있으나, n-채널 MOS FET가 형성된 영역을 통하여 통과한다. 그러므로, 디코더 영역을 거쳐 서로 대향되어 있는 주 전원은 연결될 수 없다.
이와는 반대로, 본 발명에 있어서, p-채널 MOS FET 및 n-채널 MOS FET는 메모리셀 영역내로 연장된 워드 라인을 따른 방향에 수직인 방향으로 정렬되고, 이러한 방법으로 p-채널 MOS FET 및 n-채널 MOS FET는 서로 대면한다. 이 경우에 있어서, 디코더 영역을 가로지르며 워드 라인이 연장된 방향을 따라 평행하게 연장된 파워 서플라이선은 제 1 부 파워 서플라이선을 사용하여 주 파워 서플라이선에 접속되도록 p-채널 MOS FET가 형성된 영역내에 구비된다. 그 결과로서, 파워 서플라이선내에서의 전압 강하는 감소되고, 파워 서플라이선의 저항은 감소되며, 이에 의해 개선된 파워 서플라이선을 제공한다. 또한, 각각의 파워 서플라이선의 폭이 감소된다.
또한, 메모리셀 영역의 양측에서의 주 파워 서플라이는 메모리셀 영역을 가로지르는 부 파워 서플라이를 거쳐 접속될 수도 있다. 따라서, 반도체 집적회로의 전체 칩영역위에 파워 서플라이선이 배열되고 전기적으로 접속되어 있으며, 이에 의해 와이어 네트워크를 형성한다. 그러므로, 파워 서플라이선은 더욱 더 효율적으로 배열할 수 있으며, 상기한 효과를 더욱 용이하게 달성할 수 있다.
상기한 와이어링 구성은 또한 어스선에 적용할 수 있다.
즉, 접지용 주 어스선이 디코더 영역과 각각의 메모리셀 영역 사이의 각각의 영역을 따라 구비될 때, 경계에서의 주 어스선은 디코더 영역을 가로지르며 연장된워드선을 따르는 방향에 병렬로 연장되는 제 1 부 어스선을 거쳐 접속된다.
또한, 메모리셀 영역의 양측에서의 주 어스선은 메모리셀 영역을 가로지르는 제 2 부 어스선을 거쳐 접속될 수도 있으며, 주 어스선과, 제 1 및 제 2 부 어스선은 반도체 집적회로의 전체 칩영역에 걸친 접지용 와이어링 네트워크를 형성할 수도 있다.
상기한 디코더 영역의 뚜렷한 패턴 배열에 있어서, p-채널 MOS FET 및 n-채널 MOS FET는 NAND 회로, NAND회로와 인버터 회로를 구비한 AND 논리회로와, NOR회로 등으로 형성될 수도 있다.
상기한 바와 같이, 본 발명에 따라서, 논리회로의 영역은 감소시킬 수 있으며, 이에 의해 디코더 회로와, 주변 회로 등의 면적을 감소시킬 수 있다. 그러므로, 칩 사이즈의 효과를 가지는 반도체 집적회로를 제공하는 것이 가능하다. 또한, 동작 속도는 종래의 회로 구성에 비하여 개선된다.
도 1a는 본 발명에 따른 제 1 실시예의 반도체 집적회로내에 실장된 AND 논리회로를 도시한 회로도이며, 도 1b는 논리회로의 진리표를 도시한 도면.
도 2a는 제 1 실시예의 반도체 집적회로내에 실장된 칩의 일반적인 구조를 도시한 다이어그램이며, 도 2b는 도 2a내의 원 A에 둘러싸인 부분의 확대도.
도 3은 제 1 실시예내의 반도체 집적회로의 디코더 영역의 패턴 배열을 도시하며, 특히 폴리실리콘 게이트 패턴을 포함하는 최하층 MOS 트랜지스터를 도시한 도면.
도 4는 디코더 영역의 패턴 배열을 또한 도시하며, 특히 MOS 트랜지스터와 제 1 금속 와이어링 패턴을 도시한 도면.
도 5는 디코더 영역의 패턴 배열을 도시하며, 특히 MOS 트랜지스터와 제 2 금속 와이어링 패턴을 도시한 도면.
도 6은 디코더 영역의 패턴 배열을 도시하며, 특히 MOS 트랜지스터와 제 3 금속 와이어링 패턴을 도시한 도면.
도 7은 형태가 원형이며 종래와 현재의 논리회로에 관하여 딜레이 타임을 갖는 트랜지스터의 게이트 폭의 전체값 사이의 관계를 시험한 결과를 도시한 그래프.
도 8a는 pMOS 트랜지스터와 nMOS 트랜지스터가 가로 방향으로 정렬된 종래의 반도체 집적회로의 일반적인 구조를 도시한 다이어그램이며, 도 8b는 도 8a에서 원 B로 둘러싸인 부분을 확대 도시한 도면.
도 9는 반도체 집적회로의 디코더 영역의 패턴 배열을 도시하며, 특히 가장 낮은 배열의 MOS 트랜지스터와 제 3 금속 와이어링 패턴을 도시한 도면.
도 10a는 본 발명에 따른 제 2 실시예의 반도체 집적회로내에 실장된 AND 논리회로를 도시한 회로도이며, 도 10b는 논리회로의 진리표를 도시한 도면.
도 11a는 본 발명에 따른 제 2 실시예의 반도체 집적회로내에 실장된 NOR 논리회로를 도시한 회로도이며, 도 11b는 논리회로의 진리표를 도시한 도면.
도 12는 바이폴라 트랜지스터를 사용하는 종래의 논리회로를 도시한 회로도.
도 13은 개선된 종래의 논리회로를 도시한 회로도.
도 14는 개선된 다른 종래의 논리회로를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 31 : AND 논리회로 2 : NAND 회로
4 : 인버터 회로 5 : 칩
6 : 메모리셀 영역 7 : 폴리 디코더 영역
10 : 디코더 회로 15 : 제 3 메탈 전원선
16 : 제 2 메탈 전원선 17 : 제 3 메탈 어스선
18 : 제 2 메탈 어스선 19 : 제 3 메탈 디코더선
20 : 제 2 메탈 전원선 21 : 제 2 메탈 어스선
41 : NOR 논리회로
이하에서 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제 1 실시예
본 발명의 제 1 실시예를 도 1a 내지 도 7을 참조하여 설명한다.
도 1a는 본 발명의 반도체 집적회로의 디코더 회로내에 실장되어 있는 논리회로를 도시한 회로 다이어그램이며, 도 1b는 논리회로의 진리표이다. 상기 논리회로는 CMOS 구조와 인버터 회로를 사용하는 NAND 회로가 조합된 AND 논리 구조를 가진다.
도 1a에 도시된 바와 같이, 본 발명의 AND 논리회로(1)는 병렬 접속된 pMOS 트랜지스터(M11)(본 발명의 제 1 p-채널 MOS FET(Field Effect Transistor)에 대응하는)와, pMOS 트랜지스터(M12)(본 발명의 제 2 p-채널 MOS FET에 대응하는)를 구비하고, 입력 신호 EX(본 발명의 제 1 입력 신호에 대응하는)와 MX(본 발명의 제 2입력 신호에 대응하는)는 pMOS 트랜지스터(M11, M12)의 게이트 전극내로 각각 입력된다. 입력 신호(EX)는 nMOS 트랜지스터(M13)(본 발명의 제 1 n-채널 MOS FET에 대응하는)에 입력되고, 다른 하나의 입력 신호(∇MX)(본 발명의 제 2 입력 신호의 반전 신호에 대응하는)는 nMOS 트랜지스터(M13)의 소스 전극에 입력된다. 병렬 접속된 pMOS 트랜지스터(M11, M12)의 공통 드레인 전극과 nMOS 트랜지스터(M13)의 드레인 전극이 접속되고, 그것의 접속점은 NAND 회로(2)의 출력점으로서의 기능을 한다.
상기 NAND 출력은 pMOS 트랜지스터(M14)(본 발명의 제 3 p-채널 MOS FET에 대응하는)와, nMOS 트랜지스터(M15)(본 발명의 제 2 n-채널 MOS FET에 대응하는)를 구비하는 CMOS 구조를 구비한다. 인버터 회로(3)로부터의 출력은 AND 논리회로의 출력 신호 WL로서의 기능을 한다.
본 실시예의 AND 논리 회로(1)에 사용되는 5개의 MOS 트랜지스터(즉, MOS FET)중에서, pMOS 트랜지스터(M14)이외의 다른 4개의 트랜지스터의 임계 전압치(Vth)는 pMOS 트랜지스터(M14)의 임계 전압치보다 낮다. 예를 들면, pMOS 트랜지스터(M14)의 임계 전압치(Vth)(여기에서는 절대치)는 약 0.7 내지 0.8V로 설정되고, 한편 다른 트랜지스터의 임계 전압치(Vth)(역시 절대치)는 약 0.5 내지 0.55 V이다. 따라서, 각각의 MOS 트랜지스터의 게이트폭은 하기와 같이 제조된다: pMOS 트랜지스터(M11)에 대하여 3㎛, pMOS 트랜지스터(M12)에 대하여 0.7㎛, pMOS 트랜지스터(M13)에 대하여 2㎛, pMOS 트랜지스터(M14)에 대하여 6㎛, pMOS 트랜지스터(M15)에 대하여 4㎛이다.
도 1b에 도시된 바와 같이, 상기 AND 논리회로(1)의 논리 동작에 있어서, 입력 신호(EX)가 낮을 때(즉, 0: 저레벨), pMOS 트랜지스터(M11)는 온(즉, 온 상태)이고, nMOS 트랜지스터(M13)는 오프(즉, 오프 상태)이고, NAND 출력은 높으며(즉, 1: 고레벨), 이 때문에 인버터의 출력, 즉 AND 출력은 낮다(0). 다른 한편, 입력 신호(EX)는 높으며(1), pMOS 트랜지스터(M11)는 오프이다. 이 경우에 있어서, pMOS 트랜지스터(M12)는 입력 신호(MX)가 낮으면(0) 온이며, nMOS 트랜지스터(M13)는 입력 신호(∇MX)가 높기(1) 때문에 오프이며, 이 때문에 NAND출력은 높으며(1) AND출력은 낮고(0), 두 입력 신호(EX, MX)가 높을 때(1)에만 두 pMOS 트랜지스터(M11, M12)는 오프되고, nMOS 트랜지스터(M13)는 입력 신호(∇MX)가 낮기 때문에 온이며, 이 때문에 NAND 출력은 낮고(0), AND출력은 높다(1).
즉, 본 실시예의 논리회로(1)로부터의 출력은, (i) 두 입력 신호(EX, MX)가 높을 때에만 높고, (ii) AND 논리에 기초하여 다른 경우에는 낮다. 그러므로, 복수의 논리회로(1)(즉, 8 논리회로(1))가 배열된다면, 그들 중의 하나만이 HIGH 출력을 가지며, 선택된 출력 및 다른 출력들은 LOW 출력을 가지는데, 즉 비선택된 출력을 가지며, 이 때문에 디코더 회로가 실현된다.
이하에서, 본 실시예의 반도체 집적회로의 칩의 구조에 대하여 설명한다.
도 2a는 칩(5)의 일반적인 구조를 도시한 다이어그램이고, 도 2b는 도 2a에서 원으로 둘러싸인 부분의 확대도이다. 복수의 메모리셀 영역(6)이 구비되고, 인접한 메모리셀(6)들 사이의 영역은 폴리 디코더 영역(본 발명에 따른 디코더 영역에 대응)으로서의 기능을 한다. 디코더 라인(도 2a에 도시 안됨)의 갯수는 일반적으로 2, 4, 또는 8개이다. 본 실시예에 있어서, 8개의 디코더선이 구비된다. 따라서, 세로 방향으로 배열된 메모리셀에 있어서, 메모리셀은 특정 디코더선에 의해 8-셀 간격으로 선택된다.
상기 설명에 있어서, 세로 방향은 메모리셀 영역(6)을 통하여 통과하는 워드 라인에 수직이며 이하에서 설명될 선(20, 21)에 평행하고, 가로 방향은 워드 라인과 평행하다.
도 2a 및 도 2b는 이하에서 설명될 파워 서플라이선, 어스선의 와이어링 배열을 주로 도시한다.
도 3 내지 도 6은 AND 논리회로 회로(1)가 적용된 실제적인 집적회로의 패턴의 예를 도시한다. 본 반도체 집적회로는 3층 와이어링 구조를 가진다.
도 3은 폴리실리콘 게이트 패턴을 포함하는 최하층 MOS 트랜지스터를 도시하며, 도 4는 MOS 트랜지스터와 제 1 금속 와이어링 패턴을 도시하고, 도 5는 MOS 트랜지스터와 제 2 금속 와이어링 패턴을 도시하고, 도 6은 MOS 트랜지스터와 제 3 금속 와이어링 패턴을 도시한다. 여기에서, 3개의 층은 바닥으로부터 제 1 금속 와이어링 패턴, 제 2 금속 와이어링 패턴, 제 3 금속 와이어링 패턴이라 부른다.
도 3에 도시된 바와 같이, 3개의 pMOS 트랜지스터(M11, M12, M13)와 2개의 nMOS 트랜지스터(M13, M14)는 pMOS 트랜지스터측과 nMOS 트랜지스터측으로 분리되고, 두 측면은 서로 대면하는데 , 바꾸어 말하면 두 측면은 세로 방향으로 배열되고 정렬되어 있다. 논리회로를 형성하는 5개의 MOS 트랜지스터는 세로 방향으로 배열된다. 상부 측으로부터, (i) 3㎛의 게이트폭을 가지는 pMOS 트랜지스터(M11)와, (ii) 0.7㎛의 게이트폭을 가지는 pMOS 트랜지스터(M12)와, (iii) 6㎛의 게이트폭을 가지는 pMOS 트랜지스터(M14)와, (iv) 4㎛의 게이트폭을 가지는 pMOS 트랜지스터(M15)와, (v) 2㎛의 게이트폭을 가지는 pMOS 트랜지스터(M13)가 있다. 오직 pMOS 트랜지스터(M14)만이 낮은 임계 전압치(Vth)를 가지지 않으며; 이에 의해, 본 트랜지스터가 가장 크다.
본 실시예에 있어서, 각 MOS 트랜지스터의 게이트 패턴(8)은 작은 면적으로 대전류를 얻을 수 있도록 U자 형상(즉, 절첩)을 가진다. 그러므로, 각 MOS 트랜지스터의 게이트폭은 세로 방향을 가진다. 또한, pMOS 트랜지스터(M14)와 nMOS 트랜지스터(M15)는 인버터 회로(3)를 형성하고; 이에 의해 참조 번호 9로 지정된 와이어링 콘택트는 해당 AND 논리회로(1)의 출력으로서의 기능을 하며, 각 메모리셀 영역(6)내의 워드 라인(도시 안됨)과 와이어링 콘택트(9)가 접속된다. 여기에서, 상기한 바와 같이 세로 방향으로 배열된 각각 5개의 MOS 트랜지스터를 가지는 8개의 AND논리회로(1)는 가로 방향으로 배열되고, 이에 의해 디코더 회로(10)를 형성한다. 또한, 참조번호 11은 더미 셀 영역을 나타낸다.
도 4에 도시된 바와 같이, 제 1 와이어링층에 있어서, 각각의 MOS트랜지스터를 접속하기 위한 제 1 금속 와이어링 라인(12)은 세로 방향으로 연장된다. 또한, nMOS 트랜지스터(M15)에 접속된 어스선(13)은 폴리-디코더 영역(7)의 단부측에 구비된다.
도 5에 도시된 바와 같이, 제 2 와이어링층에 있어서, 다음의 라인들이 가로 방향으로 있다: (i) 신호를 메모리셀 영역(6)에 공급하기 위한 신호선으로서의 기능을 하는 제 2 금속 와이어링 라인(14)과, (ii) 제 3 금속 파워 서플라이선(15)(본 발명의 주 파워 서플라이선에 해당, 추후 설명)을 폴리-디코더(7)에서 서로 접속하기 위한 제 2 금속 파워 서플라이선(16)(본 발명의 제 1 부 파워 서플라이선에 해당)과, (iii) 제 3 금속 어스선(17)(본 발명의 주 어스선에 해당, 추후 설명)을 폴리-디코더(7)에서 서로 접속하기 위한 제 2 금속 어스선(18)(본 발명의 제 1 부 어스선에 해당)이 있다.
도 6에 도시된 바와 같이, 제 3 또는 상부 와이어링층(8)에 있어서, 8개의 제 3 금속 디코더선(19)이 중심 주요 영역내에 세로 방향으로 구비되고, 이 영역의 양측에는, 제 3 금속 파워 서플라이선(15)과 제 3 금속 어스선(17)이 세로 방향에 또한 구비된다. 예를 들면, 제 3 금속 디코더선(19)의 라인폭은 약 1.3㎛이며, 라인들의 사이의 공간은 약 1.5㎛이다.
디코더 영역의 와이어링 패턴에 대하여 이상에서 설명하였다. 도 2b에 도시된 바와 같이, 제 3 금속 파워 서플라이선(15)은 각 메모리셀 영역(6)의 양측면에 위치되어 있으며, 제 2 금속 파워 서플라이선(20)(본 발명의 제 2 파워 서플라이선에 해당)은 제 3 금속 파워 서플라이선(15)을 서로 접속하기 위하여 구비된다. 여기에서, 제 2 금속 파워 서플라이선(20)은 메모리셀 영역(6)을 가로지른다. 또한, 제 2 금속 파워 서플라이선(16)은 폴리-디코더 영역(7)을 가로 지른다. 따라서, 파워 서플라이선(도 2a 및 도 2b에서 점선으로 도시)은 칩의 전체 영역에 펼쳐 있고 전체 영역에서 활성화된다.
마찬가지로, 제 2 어스선(21)(본 발명의 제 2 부 어스선에 해당)은 제 3 금속 파워 서플라이선(17)을 서로 접속하기 위하여 구비되고, 이들 제 2 어스선은 메모리셀 영역(6)을 가로 지른다. 제 2 어스선(21)과 제 2 금속 어스선(18)에 따라서, 어스선(도 2a 및 도 2b에서 점선으로 도시)은 칩의 전체 영역에 펼쳐 있고 전체 영역에서 활성화된다.
본 실시예에서 폴리-디코더 영역(7)내에 실장된 패턴에 있어서, 4개의 MOS트랜지스터(M11, M12, M13및 M14)는 낮은 임계 전압치(Vth)를 가지며, 이에 의해 필요 면적이 감소된다. 따라서, 도 6에 도시된 바와 같이, 8개의 메모리셀(세로 방향으로 배열된)에 대응하는 세로 방향 범위내에서, 디코더 회로(8개의 AND 논리회로로 구성)내에 사용된 트랜지스터는 8개의 금속 디코더선(9)이 구비된 영역내에 배열된다.
여기에서, 낮은 임계 전압치(Vth)가 본 실시예의 도 1에 도시된 AND논리회로에 사용되지 않는다고 가정해 보면, 도 9는 이러한 가정의 경우의 패턴 배열을 도시한다. 즉, 도 9는 AND논리회로(1)와 제 3 금속 와이어링선을 형성하는 오직 5개의 트랜지스터만을 도시한 다이어그램(본 실시예의 도 6에 해당)이다. 도 9에 있어서, 도 6과 동일한 부분에 대해서는 대응 부분을 명백하게 도시하기 위하여 동일한 참조 부호가 주어져 있다.
여기에서, 5개의 모든 트랜지스터의 임계 전압치(Vth)가 일반적인 수준, 즉 0.7 내지 0.8V로 설정되어 있다고 가정한다. 이 경우에 있어서, 본 실시예와 유사한 구동 능력을 얻기 위하여, pMOS 트랜지스터(M11)의 게이트폭은 4㎛이어야 하며, pMOS 트랜지스터(M12)의 게이트폭은 0.7㎛이어야 하며, pMOS 트랜지스터(M14)의 게이트폭은 6㎛이어야 하며, pMOS 트랜지스터(M13)의 게이트폭은 3㎛이어야 하며, pMOS 트랜지스터(M15)의 게이트폭은 6㎛이어야만 한다. 즉, 게이트폭은 본 발명의 것보다 대체적으로 크며; 이에 의해, pMOS 트랜지스터(M11, M12, M14)와 nMOS 트랜지스터(M13, M15)가 본 실시예에서와 같이 세로 방향으로 배열된다면, 해당 트랜지스터는 8개의 메모리셀(세로 방향으로 배열된)에 해당하는 세로 범위내에 배열될 수 없으며 이에 의해 원하는 회로를 형성할 수 없다. 그러므로, 8개의 메모리셀을 포함하여 세로 방향으로 트랜지스터를 배열하기 위하여, pMOS 트랜지스터(M11, M12, M14)와 nMOS 트랜지스터(M13, M15)는 서로 대면 또는 도 9에 도시된 바와 같이 가로방향으로 배열 또는 정렬된다. 즉, 일반적으로, 본 실시예의 도 1에 도시된 패턴 배열은 도 9에 도시된 패턴 배열을 90°회전시켜 얻을 수 있다.
그러나, 도 9에 도시된 장치에 있어서, 각 트랜지스터의 치수는 증가하고, 부가적으로 각각의 와이어링 라인이 연장된 방향은 본 실시예의 것과 정반대이며, 도 9에 도시된 배열은 와이어링 라인의 배열과 접촉홀의 위치결정의 충분한 유연성을 가지지 않으며, 이 때문에 해당 트랜지스터는 제 3 금속 디코더 라인 아래에 실장되지 않는다. 그 결과, 도 9에 도시된 배열 패턴내의 폴리-디코더 영역(7)의 폭은 도 6에 도시된 배열의 것보다 약1.5배이다. 환언하면, 대부분의 트랜지스터가 낮은 임계 전압치(Vth)를 사용하는 본 실시예는 상기와 같이 낮은 임계 전압치를 사용하지 않는 배열의 것에 비해 2/3배인 작은 폴리-디코더 영역(7)을 가진다.
디코더 회로의 점유 면적의 비교는 이상에서 설명하었다. 이하에서, 회로의 동작 속도의 분석에 대하여 설명한다.
도 7은 회로("합계 W"라 칭함)를 형성하는 트랜지스터의 게이트 폭의 전체 값과 종래와 현재의 논리회로에 관한 지연 시간(tpd)과의 사이의 관계의 시험 결과를 도시한 그래프이다. 도 7의 수평축은 합계 W(㎛)를 나타내고, 한편 수직축은 지연 시간(ns)을 나타낸다. 그래프에서, 점선은 종래의 NAND 논리회로에 관한 결과를 나타내고, 이점 쇄선은 본 발명(도 1에 도시된바와 같은)과 유사하나 낮은 임계 전압치(Vth)를 사용하지 않는 회로 배열을 가지는 회로에 관한 결과를 나타내고, 실선은 낮은 임계 전압치(Vth)를 사용하는 본 실시예의 AND논리회로를 나타낸다. 여기에서, 도 7의 합계 W는 인버터 회로의 pMOS 트랜지스터(M14)의 게이트폭을 포함하지 않는다.
모든 경우에 있어서, tpd는 일반적으로 합계 W가 특정 범위에 있을 때 최소치를 나타낸다. 그러나, 종래의 NAND 논리회로에서의 tpd의최소치는 약 5.4ns이다. 이와는 대조적으로, 본 실시예에 따른 회로 배열을 가지는 논리회로내에서 tpd의최소치는 약 4.7ns 까지 감소시킬 수 있으며, 더욱이, 낮은 임계 전압치(Vth)를 사용하는 회로에서, tpd의최소치는 약 4.0ns까지 더욱 감소시킬 수 있다.
상기한 바와 같이, 본 발명에 따라서, 동작 속도는 개선된 회로 배열을 사용하여 증가시킬 수 있으며, 또한, 디코더 면적은 개선된 패턴 배열을 사용하여 감소시킬 수 있다.
도 8a 및 도 8b(도 8a에서 원(B)로 둘러싸인 면적을 확대한)에 도시된 바와 같이, pMOS트랜지스터와 nMOS트랜지스터가 서로 대면하는 회로 또는 가로 방향으로 배열 또는 정렬되어 구성되는 종래의 회로 배열에 있어서, 메모리셀 영역(6)을 가로질러 파워 서플라이선(20)이 구비되어 있을지라도, 폴리-디코더 영역(7)에 있어서, 가로 방향으로의 파워 서플라이선(16)은 pMOS 트랜지스터가 구비되어 있는 영역으로 해당 파워 서플라이선(15)(도 8b에서 왼쪽편으로)에서 세로 방향으로 연장될 수 있으나, 해당 파워 서플라이선(15)(도 8b에서 오른쪽편으로)으로부터 nMOS 트랜지스터가 구비된 곳으로 연장될 수 없다. 그러므로, 폴리 디코더 영역(7)을 거쳐 서로 대면하는 파워 서플라이선(15)은 접속될 수 없다. 한편, 각각의 어스선(18)은 해당 어스선(17)이 세로 방향으로부터 nMOS트랜지스터가 구비된 영역까지 연장될 수 있으나, 해당 어스선(17)(도 8b에서 왼쪽측편으로)으로부터 pMOS트랜지스터가 구비된 영역까지 연장될 수 없다. 그러므로, 폴리 디코더 영역(7)을 거쳐 서로 대면하는 어스선(17)은 접속할 수 없다. 따라서, 각각 메모리셀 영역(6)은 파워 서플라이와 어스선에 관하여 독립적인 와이어링 배열을 가지며, 이 때문에 복수의 메모리셀 영역에 걸쳐 즉, 전체의 칩영역에 걸쳐 와이어링 배열이 없는 것이 실현된다.
대조적으로, 본 실시예에 있어서, 상기한 바와 같이, 파워 서플라이선과 어스선은 전체의 칩영역에 걸쳐 배열되고 적절하게 접속되어 있으며, 각 세트의 파워 서플라이선과 한 세트의 어스선은 와이어링 네트워크를 형성한다. 이러한 구조에 따라서, 파워 서플라이선과 어스선은 더욱 더 효율적이고 효과적으로 배열된다. 또한, 각선의 폭을 감소시킬 수 있다.
제 2 실시예
이하에서 본 발명에 따른 제 2 실시예를 도 10a 및 도 10b를 참조하여 설명한다.
도 10 a는 제 2 실시예의 반도체 집적회로에 사용된 논리회로를 도시한 회로 다이어그램이다. 도 10b는 논리회로에 적용된 진리표이다. 제 1 실시예와 유사하게, 제 2 실시예도 또한 CMOS 구조와 인버터 회로를 가지는 NAND회로의 조합을 사용하는 AND논리회로를 제공한다.
도 10a에 도시된 바와 같이, 본 실시예의 AND 논리회로(31)는 제 1 실시예의 AND논리회로(1)와 유사한 구조를 가지나, NAND 회로(32)와, 단일의 pMOS 트랜지스터(M21)가 사용된 것과, 제 1 실시예의 병렬 접속된 pMOS 트랜지스터의 제 위치에 접속된 차이가 있다. 여기에서, pMOS트랜지스터(M21)의 게이트 전극은 어스선에 접속되어 있고, pMOS트랜지스터(M21)는 항상 온 상태로 있다. 그러므로, 제 1 실시예와 비교하여, 입력 신호(EX, ∇MX)만이 구비되고, 입력 신호(MX)는 불필요하다. 또한, 제 2 실시예에 있어서, 3개의 트랜지스터(M21, M22, M23) 즉, pMOS 트랜지스터(M23)(인버터 회로(33)에서)는 트랜지스터(M23)의 임계 전압치 이외에 낮은 임계 전압치(Vth)를 가진다.
도 10b에 도시된 바와 같이, 논리 동작에 있어서, 입력 신호(EX)가 낮을 때(0), nMOS 트랜지스터(M22)는 입력 신호(∇MX)의 상태에 불구하고 오프이며; NAND 회로(즉,NAND 출력)로부터의 레벨은 높고(1), 인버터(즉, 인버터 출력)로부터의 출력 레벨은 낮다(0). 입력 신호(EX)가 높을 때(1), 입력 신호(▽MX)가 높다면(1), NAND 출력이 높고(1) 인버터 출력은 낮다(0). 한편, 입력 신호(EX)가 높을 때(1), 입력 신호(▽MX)가 낮다면(0), NAND 출력은 pMOS 트랜지스터(M21)에 대한 pMOS출력(M22)에 의존된다. 임피던스비가 낮다면(회로 설계에서), 인버터 출력은 높다(1).
본 실시예에 따라서, 필요한 트랜지스터의 갯수는 1개까지 더 줄일 수 있으며, 임계 전압치(Vth)가 상기한 바와 같이 낮으므로서 동작 속도는 증가되고 회로 영역은 감소시킬 수 있다.
실시예 3
본 발명의 제 3 실시예를 도 11a 및 도 11b를 참조하여 상세히 설명한다.
도 11a는 본 실시예의 반도체 집적회로에 사용된 논리회로를 도시한 회로 다이어그램이다. 제 1 및 제 2 실시예와의 차이는, 본 논리회로는 인버터 회로를 포함하지 않은 NOR 논리회로라는 것이다.
도 11a에 도시된 바와 같이, 본 실시예내의 NOR 논리회로(41)는 입력 신호(EX)가 게이트 전극내로 입력되고 입력 신호(▽MX)가 소스 전극으로 입력되는 병렬 접속된 nMOS 트랜지스터(M31)와, 입력 신호(EX, MX)가 이들 트랜지스터의 게이트 전극내로 각각 입력되고 소스 전극은 어스선에 접속되는 병렬 접속된 nMOS 트랜지스터(M32, M33)를 구비한다. 본 실시예에 있어서, 3개의 모든 트랜지스터(M31, M32, M33)의 임계 전압치(Vth)가 낮다. 즉, 임계 전압치의 감소의 한계는 사용된 트랜지스터에 적용된다.
도 11b에 도시된 바와 같이, 논리 동작에 있어서, 적어도 하나의 입력 신호(EX, MX)가 높다면(1), nMOS 트랜지스터(M32, M33)중의 하나가 온, 즉, 출력 WL은 낮다(0). 두 입력 신호(EX, MX)가 낮을 때(0)에는, 두 nMOS 트랜지스터(M32, M33)이 오프이다. 이 경우에 있어서, 입력 신호(▽MX)는 높고, pMOS트랜지스터(M31)은온이고 출력 WL은 높다(1).
본 실시예의 논리회로(41)는 상기한 NOR 논리에 기초하여 동작하며, 선택된 출력(고(1))은 두 입력 신호(EX, MX)가 높을 때에만 얻어지며, 다른 경우에 있어서, 출력은 낮고 이는 비선택 출력을 나타낸다.
본 실시예의 논리회로(41)는 3개의 MOS트랜지스터(M31, M32, M33)를 구비하며, 이들은 낮은 임계 전압치(Vth)를 가진다. 그러므로, 논리회로의 영역은 더욱 효과적으로 감소시킬 수 있다.
본 발명의 기술 범위는 상기한 실시예에 한정되지 않으며 특허 청구의 범위의 영역과 기술 사상을 벗어나지 않고 어떠한 변경도 할 수 있다.
예를 들면, 제 1 실시예에 있어서, 논리회로의 타깃 트랜지스터의 임계 전압치(Vth)는 이들 트랜지스터의 게이트폭을 줄이기 위하여 낮게 제조할 수 있으며, 그 결과로서, 개선된 트랜지스터 배열(도 9에 도시된 종래의 회로에서 90°회전)이 실현되며, 이에 의해 칩 면적을 줄일 수 있으며, 파워 서플라이의 와이어링을 더 효과적이고 바람직하게 할 수 있다. 그러나, (i) 낮은 Vth법, (ii) 세로 배열의 pMOS 및 nMOS 트랜지스터가 적용되는 반도체 집적회로는 본 발명에 따른 실시예에 독립적으로 적용할 수 있다.
예를 들면, 상기 배열을 실현하기 위하여 필요한 조건들은 메모리셀의 치수에 근거하여 90°회전시키는 것이다. 즉, 메모리셀이 매우 크다고 가정해 본다면,논리회로를 배열하기 위한 충분한 세로 방향의 면적이 충분하며, 즉, 낮은 임계 전압치를 적용하여 게이트폭의 감소는 (종래의)회로를 90°회전시킬 필요가 있으며, 회전에 따라, 이러한 효과적인 파워 서플라이선을 얻을 수 있다. 그러나, 반도체 장치의 전류가 개선됨으로서, 메모리셀의 사이즈가 물론 감소된다. 그러므로, 제 1 실시예에서 설명한 바와 같이, 임계전압치(Vth)를 논리회로에 사용된 각각의 트랜지스터의 치수를 감소시키기 위하여 낮게 제조하는 것이 바람직하고, 종래의 회로 배열은 패턴 배열에서 90°회전된다. 따라서, 여러가지 효과를 가진 반도체 집적회로가 실현될 수 있는데, 예를 들면, 칩의 면적은 감소시킬 수 있으며 동작 속도를 증가시킬 수 있고, 노이즈 저항, 오차 등을 개선 할 수 있다.
또한, 상기 실시예들의 특정 임계 전압치(Vth), 패턴 사이즈 등은 변경 및 수정될 수도 있다.

Claims (17)

  1. 논리회로를 가지는 반도체 집적회로에 있어서,
    출력 터미널을 거쳐 외부 부하에 전하를 공급하기 위한 하나 이상의 제 1 트랜지스터와;
    출력 터미널을 거쳐 부하로부터 전하를 방출하기 위한 하나 이상의 제 2 트랜지스터를 구비하고, 여기에서,
    논리회로의 논리 동작에 있어서, 전하의 공급과 방출이 외부 장치로부터의 복수의 바이너리 논리 신호 입력의 상태의 조합에 따라 실행되고;
    논리회로내의 모든 트랜지스터 사이에서, 전하를 공급하기 위한 제 1 트랜지스터 이외의 각 트랜지스터는 제 1 각 트랜지스터의 임계 전압치보다 낮은 임계 전압치를 가지는 논리회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  2. AND 논리회로를 가진 반도체 집적회로에 있어서,
    NAND회로는:
    제 1 및 제 2 입력 신호가 FET의 게이트 전극으로 각각 입력되며 병렬 접속된 제 1 및 제 2 p-채널 MOS FET와;
    제 1 입력 신호는 게이트 전극으로 입력되고 제 2 입력 신호의 반전 신호는 소스 전극으로 입력되는 제 1 n-채널 MOS FET를 포함하고,
    여기에서 제 1 및 제 2 p-채널 MOS FET와 제 1 n-채널 MOS FET의 드레인 전극의 공통 드레인 전극이 접속되어 있고;
    인버터 회로는 NAND회로로부터의 출력 신호를 수신하고 출력 터미널로부터 수신된 신호의 반전 신호를 출력하기 위한 보조 MOS 트랜지스터 구조를 가지며, 여기에서 보조 MOS 트랜지스터 구조는 제 3 p-채널 MOS FET와 제 2 n-채널 MOS FET를 구비하고;
    AND 논리회로내의 모든 MOS FET중에서, 제 3 p-채널 MOS FET이외의 각 FET는 제 3 p-채널 MOS FET의 임계 전압치 이하의 임계 전압치를 가지는 것을 특징으로 하는 반도체 집적회로.
  3. AND 논리회로를 가진 반도체 집적회로에 있어서,
    NAND 회로는:
    고정 전위는 제 1 MOS FET를 온으로 유지하기 위하여 게이트 전극에 적용되는 제 1 pMOS FET와;
    제 1 입력 신호는 게이트 전극으로 입력되고 제 2 반전 입력 신호는 소스 전극으로 입력되는 제 1 n-채널 MOS FET를 포함하고;
    여기에서 제 1 p-채널 MOS FET의 드레인 전극과 제 1 n-채널 MOS FET의 드레인 전극이 접속되고;
    인버터 회로는 NAND회로로부터의 출력 신호를 수신하고 출력 터미널로부터 수신된 신호의 반전 신호를 출력하기 위한 보조 MOS 트랜지스터 구조를 가지며, 여기에서 보조 MOS 트랜지스터 구조는 제 2 p-채널 MOS FET와 제 2 n-채널 MOS FET를구비하고;
    AND 논리회로내의 모든 MOS FET중에서, 제 2 p-채널 MOS FET이외의 각 FET는 제 2 p-채널 MOS FET의 임계 전압치 이하의 임계 전압치를 가지는 것을 특징으로 하는 반도체 집적 장치.
  4. NOR 논리회로를 가지는 반도체 집적회로에 있어서,
    제 1 입력 신호는 게이트 전극으로 입력되고 제 2 입력 신호의 반전 신호는 소스 전극내로 입력되는 제 1 pMOS FET와;
    제 1 및 제 2 입력 신호는 FET의 게이트 전극내로 각각 입력되는 병렬 접속된 제 1 및 제 2 nMOS FET를 구비한 NOR 논리회로를 구비한 반도체 집적회로를 제공하며, 여기에서;
    제 1 pMOS FET의 드레인 전극과 제 1 및 제 2 nMOS FET의 공통 드레인 전극이 접속되고;
    NOR 논리회로내의 각각의 MOS FET의 임계 전압치가 감소되는 것을 특징으로 하는 반도체 집적회로.
  5. 제 1 항 내지 제 4 항중의 어느 한항에 있어서,
    논리회로는 디코더 회로에 적용되는 것을 특징으로 하는 반도체 집적회로.
  6. 반도체 집적회로에 있어서,
    한개 이상의 p-채널 MOS FET와 한개 이상의 n-채널 MOS FET를 구비하며 인접한 메모리셀들 사이에 위치한 디코더 영역을 구비한 반도체 집적회로를 구비하며, 여기에서;
    각각의 p-채널 MOS FET와 n-채널 MOS FET는 게이트폭 방향으로 메모리셀 영역으로 연장된 워드 라인을 따라 배열되어 있는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    p-채널 MOS FET와 n-채널 MOS FET는 메모리셀 영역으로 연장된 워드 라인이 연장된 방향에 수직으로 정렬되어 있으며, 이러한 방법으로 p-채널 MOS FET와 n-채널 MOS FET는 서로 대면하는 것을 특징으로 하는 반도체 집적회로.
  8. 반도체 집적회로에 있어서,
    한개 이상의 p-채널 MOS FET와 한개 이상의 n-채널 MOS FET를 구비하며 인접한 메모리셀들 사이에 위치한 디코더 영역을 구비한 반도체 집적회로를 제공하며, 여기에서;
    p-채널 MOS FET와 n-채널 MOS FET는 메모리셀 영역으로 워드 라인이 연장된 방향에 수직 방향으로 정렬되어 있으며, 이러한 방법으로 p-채널 MOS FET와 n-채널 MOS FET가 서로 대면하고 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제 6 항 내지 제 8 항중의 어느 한항에 있어서,
    p-채널 MOS FET와 n-채널 MOS FET는 NAND회로를 형성하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 6 항 내지 제 8 항중의 어느 한항에 있어서,
    p-채널 MOS FET와 n-채널 MOS FET는 NAND회로와 인버터 회로를 구비한 AND 논리회로를 형성하는 것을 특징으로 하는 반도체 집적회로.
  11. 제 6 항 내지 제 8 항중의 어느 한항에 있어서,
    p-채널 MOS FET와 n-채널 MOS FET는 NOR 회로를 형성하는 것을 특징으로 하는 반도체 집적회로.
  12. 제 6 항 내지 제 8 항중의 어느 한항에 있어서,
    전원을 공급하기 위한 주 파워 서플라이선은 디코더 영역과 각각의 메모리셀 영역 사이의 각각의 경계를 따라 구비되어 있으며, 경계내의 주 파워 서플라이선은 디코더 영역을 가로질러 제 1 부 파워 서플라이선을 거쳐 접속되어 있으며 워드 라인이 연장된 방향에 평행하게 연장되어 있는 것을 특징으로 하는 반도체 집적회로.
  13. 제 12 항에 있어서,
    메모리셀 영역의 양측에 있는 주 파워 서플라이는 메모리셀 영역을 가로지르는 제 2 부 파워 서플라이선을 거쳐 접속되고;
    주 파워 서플라이선과, 제 1 부 파워 서플라이선은 반도체 집적회로의 전체 칩영역에 전원을 공급하기 위한 와이어링 네트워크를 형성하는 것을 특징으로 하는 반도체 집적회로.
  14. 제 6 항 내지 제 8 항중의 어느 한항에 있어서,
    접지용 주 어스선은 디코더 영역과 각각의 메모리셀 영역 사이의 각각의 경계를 따라 구비되어 있고, 경계내의 주 어스선은 디코더 영역을 가로지르는 제 1 부 어스선을 통하여 접속되어 있으며 워드 라인이 연장된 방향에 평행하게 연장되어 있는 것을 특징으로 하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    메모리셀 영역 양측의 주 어스선은 메모리셀 영역을 가로지르는 제 2 어스선을 통하여 접속되고;
    주 어스선과 제 1 및 제 2 부 어스선은 반도체 집적회로의 전체 칩 영역을 접지시키기 위한 와이어링 네트워크를 형성하는 것을 특징으로 하는 반도체 집적회로.
  16. 제 12 항에 있어서,
    접지용 주 어스선이 디코더 영역과 각각의 메모리셀 영역 사이의 각각의 경계를 따라 구비되어 있고, 경계내의 주 어스선은 디코더 영역을 가로지르는 제 1 부 어스선을 통하여 접속되고 워드 라인이 연장된 방향을 따라 평행하게 연장된 것을 특징으로 하는 반도체 집적회로.
  17. 제 16 항에 있어서,
    메모리셀 영역의 양측면에서의 주 파워 서플라이는 메모리셀 영역을 가로지르는 제 2 부 파워 서플라이선을 통하여 접속되고;
    주 파워 서플라이선, 제 1 및 제 2 부 파워 서플라이선은 반도체 집적회로의 전체 칩 영역에 걸쳐 전원을 공급하기 위한 와이어링 네트워크를 형성하고;
    메모리셀 영역의 양측면에서의 주 어스선은 메모리셀 영역을 가로지르는 제 2 부 어스선을 통하여 접속되어 있고;
    주 어스선과, 제 1 및 제 2 부 어스선은 반도체 집적회로의 전체 칩 영역에 걸쳐 접지를 하기 위한 와이어링 네트워크를 형성하는 것을 특징으로 하는 반도체 집적회로.
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