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KR100378683B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100378683B1
KR100378683B1 KR10-2000-0079093A KR20000079093A KR100378683B1 KR 100378683 B1 KR100378683 B1 KR 100378683B1 KR 20000079093 A KR20000079093 A KR 20000079093A KR 100378683 B1 KR100378683 B1 KR 100378683B1
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sense amplifier
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sensing
amplifier
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최진혁
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 일정 시간 간격의 외부 제어 신호를 사용하여 센스 앰프 드라이버를 제어함으로써, 메모리 장치의 동작 속도를 제한하며, 동작 조건에 따라, 외부 제어 신호를 발생하는 제어 회로의 설계를 변경해야하는 반도체 메모리 장치의 문제점을 해결하기 위해, 메모리 셀 블록 내에, 워드 라인 인에이블 감지 블록을 구비하여, 워드 라인 인에이블 여부에 따라 센스 앰프를 구동하도록 함으로, 온도, 공정, 전압, 메모리 셀 크기 등의 동작 조건의 변화에 구애됨 없이, 유동적으로 센스 앰프의 제어가 가능하여, 메모리 장치의 설계가 용이해지며, 특히 EML(Embedded Memory Logic)의 구현이 용이해지는 효과를 얻었다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드 라인 인에이블 감지 블록을 구비함으로, 워드 라인 인에이블 여부에 따라 센스 앰프 드라이버 제어 신호를 출력하도록하여, 동작 조건의 변화에 따라 유동적으로 센스 앰프를 구동하는 반도체 메모리 장치에 관한 것이다.
도 1을 참조하면, 종래의 반도체 메모리 장치는 다수 개의 메모리 셀(1)을 포함한 메모리 셀 블록(2)과, 센스 증폭기 드라이버 제어 회로(3)와, 센스 증폭기 드라이버(4)와, 다수 개의 센스 증폭기(SA)를 포함한 센스 증폭기 블록(6)으로 구성된다.
각 메모리 셀(1)은 워드 라인, 비트 라인/ 비트 라인 바 쌍, 데이터를 저장하는 스토리지 커패시터(Cs) 및 워드 라인 전위에 따라 스토리지 커패시터(Cs)에 저장된 데이터를 비트라인으로 스위칭하는 셀 트랜지스터(TRc)로 구성되며, 메모리 셀 블록(2)은 워드 라인과 비트 라인/ 비트 라인 바 쌍의 배열에 따라 이차원 어레이 구조를 이루는 다수 개의 메모리 셀(1)을 포함한다.
센스 증폭기 블록(6)은 각 비트 라인/ 비트 라인 바 쌍에 하나씩 연결되어 각 비트 라인을 통해 전달되는 데이터를 수신하여 증폭하는 다수 개의 센스 증폭기(SA)를 포함하여 메모리 셀 블록(1)으로부터 출력되는 데이터들을 증폭한다.
이와 같이 구성되는 종래의 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
라스(row address strobe)신호가 발생된 후 메모리 셀 블록(2)의 워드 라인중 하나가 '하이' 레벨로 인에이블 되면, 인에이블 된 워드 라인에 연결된 각 메모리 셀(1)의 셀 트랜지스터(TRc)는 턴온되어, 그 일단에 연결된 스토리지 커패시터(Cs)에 저장된 데이터를 각각 비트 라인으로 스위칭한다.
한편, 센스 증폭기 드라이버 제어 회로(3)는 설계시에 정해진 딜레이 타이밍에 따라 라스 신호 발생으로부터 일정 시간 후에 센스 증폭기 드라이버 동작 제어 신호 CON을 출력하며, 이에 따라, 센스 증폭기 드라이버(4)가 작동하여 각 센스 증폭기(SA)를 인에이블시키기 위한 센스 증폭기 인에이블 신호 EN을 출력한다.
이렇게 센스 증폭기 드라이버(4)로부터 출력된 센스 증폭기 인에이블 신호 EN는 각 센스 증폭기(SA)를 인에이블 시키며, 인에이블된 각 센스 증폭기(SA)는 각각에 해당하는 비트 라인을 통해 전달되는 데이터를 증폭한다.
그런데, 라스 신호 발생으로부터 워드 라인의 인에이블이 완료되기까지의 시간 간격은 메모리 장치의 동작 전압, 공정 변화, 동작 온도, 메모리 셀 블록의 크기 및 메모리 셀 블록의 갯수 등 메모리 장치 내의 여러 조건들에 따라 변하므로, 센스 증폭기(SA) 인에이블 타이밍을 결정하는 데 있어서 이러한 워드 라인 인에이블 시간의 변동 폭이 고려되어야 한다.
그러나, 종래 반도체 메모리 장치는 센스 증폭기(SA) 인에이블 타이밍을 제어함에 있어, 라스 신호 발생 이후 일정 시간 경과 후에 센스 증폭기 드라이버 제어 회로(3)에서 센스 증폭기 드라이버 동작 제어 신호 CON를 출력하여 센스 증폭기 드라이버(4)를 구동함으로 센스 증폭기(SA)를 인에이블시키며, 라스 신호 발생으로부터 센스 증폭기 드라이버 동작 제어 신호 CON 발생까지의 지연 시간은 설계시에일률적으로 결정된다.
따라서, 최초 설계시에 상기 워드 라인 인에이블 시간의 변동을 고려하여 워드 라인이 가장 늦게 인에이블되는 경우에 맞추어 센스 증폭기 드라이버 동작 제어 신호 CON가 출력되도록 센스 증폭기 드라이버 제어 회로(3)를 구성하게된다.
이와 같이 가장 늦게 인에이블이 완료되는 시간을 기준으로 메모리 장치가 동작하게 되면 매 동작시마다 불필요한 동작 시간이 더 소모되는 결과를 초래하여 고속 동작이 어려워지는 문제가 있다.
또한, 메모리 셀과 로직(logic)이 하나의 칩에 집적되는 EML(Embedded Memory Logic)에서는 로직의 용도에 따라 각기 동작 조건이 다르고, 사용하는 메모리 셀 어레이의 수 및 크기도 달라지며, 이에 따라서도 동작 조건이 변하는데, 상기 센스 증폭기 드라이버 제어 회로(3)를 사용하는 종래의 반도체 메모리 장치는 이 모든 조건의 변화에 따라 각각의 경우에 해당하는 센스 증폭기 드라이버 제어 회로(3)를 구성해야할 뿐만 아니라 각 조건에 따른 최적의 회로를 구성하는데 많은 시간과 노력이 요구되므로 EML에 적용하기 어려운 문제가 있다.
본 발명의 목적은 상술한 바와 같은 종래의 반도체 메모리 장치의 문제점을 해결하기 위해, 설계 이후의 동작 전압, 공정, 동작 온도등 동작 조건의 변화에 따른 워드 라인 인에이블 타이밍의 변화가 센스 증폭기 구동에 반영되도록하여 반도체 메모리 장치의 동작 속도를 향상시키는 것에 있다.
또한, 본 발명의 다른 목적은 EML 구현에 있어 로직의 용도에 따른 동작 조건의 차이, 사용되는 메모리 셀 블록의 수, 메모리 셀 블록의 크기 등에 따른 워드 라인 인에이블 타이밍의 변화가 자동적으로 고려되어, EML 설계가 용이하도록 함에 있다.
따라서, 본 발명의 또 다른 목적은 워드 라인 인에이블 감지 블록을 구비하여 워드 라인의 인에이블 상태를 직접 감지하며, 이에 따라 센스 증폭기를 구동시킴으로써, 메모리 셀의 동작 조건의 변화에 따른 워드 라인 인에이블 타이밍의 변화가 매 동작시마다 센스 증폭기 인에이블 타이밍에 반영되는 반도체 메모리 장치를 구현함에 있다.
도 1은 종래의 반도체 메모리 장치의 회로도.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블럭도.
도 3은 도 2에 도시된 반도체 메모리 장치에 있어서, 감지 블록을 포함한 블록 유닛의 상세 회로도.
도 4는 도 2에 도시된 반도체 메모리 장치에 있어서, 신호 증폭기의 상세 회로도.
도 5는 도 2에 도시된 반도체 메모리 장치에 있어서, 센스 증폭기 드라이버의 상세 회로도.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록도.
도 7은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 블록도.
도 8은 도 7에 도시된 반도체 메모리 장치에 있어서, 센스 증폭기 드라이버의 상세 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
14, 24, 34 : 감지 블록 SD1, SD2 : 센스 증폭기 드라이버
상기 목적을 달성하기 위해 본 발명의 반도체 메모리 장치는 다수 개의 메모리 셀이 이차원 어레이 구조로 구성된 메모리 셀 블록과 다수 개의 메모리 셀의 데이터를 증폭하기 위한 다수 개의 센스 증폭기를 포함한 센스 증폭기 블록을 구비한 하나 이상의 메모리 블록 유닛을 포함하며, 하나 이상의 메모리 블록 유닛에 속한 다수 개의 센스 증폭기를 구동하기 위한 하나 이상의 센스 증폭기 드라이버를 포함하는 반도체 메모리 장치에 있어,
인에이블 감지 블록을 구비하여 하나 이상의 메모리 블록 유닛 중 특정 메모리 블록 유닛의 메모리 셀 블록에 형성된 워드 라인들의 인에이블 상태를 감지하며, 이에 따라 발생된 인에이블 감지 신호를 이 워드 라인들을 공유하는 메모리 블록 유닛에 해당하는 센스 증폭기 드라이버를 제어하기 위한 신호로서 출력하여, 이들 메모리 블록 유닛의 센스 증폭기를 구동하도록 함을 특징으로한다.
여기에서 인에이블 감지 블록은 각 워드 라인에 연결된 센싱 라인과, 센싱 라인 각각에 연결되어 각 워드 라인의 전압을 인가 받아 이에 따라 소정 전압을 스위칭 하는 스위칭 수단과, 스위칭된 전압을 인에이블 감지 신호로서 전송하는 전송 라인을 포함하여 입력되는 각 워드 라인의 전압에 의해 각 워드 라인 인에이블 상태를 감지하며, 이와 같이 전송된 인에이블 감지 신호를 드라이버 제어 신호로서 출력하도록 구성됨이 바람직하다.
또한 인에이블 감지 블록은 인에이블이 감지된 워드 라인들이 속한 메모리 셀 블록 내에 삽입되도록 구성될 수 있으며, 그 경우 센싱 라인 각각은 상기 워드 라인 각각을 연장하여 구성한다.
전송 라인은 데이터를 전달하는 비트라인들보다 신호를 더 빨리 전송하도록 구성됨이 바람직하며, 이를 위하여, 전송 라인이 비트 라인보다 큰 단면적을 가지도록 구성하거나, 또는 비트 라인 및 비트 라인 바 쌍을 워드 라인 단위로 연결하여 전송 라인을 구성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 메모리 셀 블록(10), 센스 증폭기 블록(11) 및 센스 증폭기 드라이버(SD1)로 구성되는 메모리 블록 유닛을 하나 이상 포함하며, 모든 메모리 셀 블록은 워드 라인을 공유한다.
그중 하나의 메모리 블록 유닛(12)은 워드 라인 인에이블 상태를 감지하기위한 감지 블록(14)과, 감지 블록(14)의 출력 신호를 증폭하는 신호 증폭기(17)가 삽입되도록 구성된다. 구체적으로 감지 블록(14)은 메모리 셀 블록(15, 16) 사이에 형성되며 신호 증폭기(17)는 셀 코아 영역에 위치한 센스 증폭기 블록(18, 19) 사이에 형성된다.
메모리 셀 블록(10) 및 센스 증폭기 블록(11)은 각각 도 1에 도시된 일반적인 반도체 메모리 장치의 메모리 셀 블록(2) 및 센스 증폭기 블록(6)과 같이 구성된다.
메모리 셀 블록(15, 16)도 메모리 셀 블록(2)과 같은 구조를 가지며, 두 메모리 셀 블록(15, 16)을 합하면 메모리 셀 블록(10)과 같아지도록 구성된다.
센스 증폭기 블록(18, 19)은 각각 메모리 셀 블록(15, 16)의 비트 라인 구성에 따른 적절한 수의 센스 증폭기를 포함하며, 두 개의 센스 증폭기 블록(18, 19)을 합하면 센스 증폭기 블록(11)과 같아지도록 구성된다.
도 3을 참조하여 감지 블록(14)이 삽입된 메모리 블록 유닛(12)을 구체적으로 살펴보면, 워드 라인 인에이블 감지 블록(14)은 메모리 셀 블록(15,16)에서 연장된 다수 개의 워드 라인 및 메모리 셀 블록(15, 16)의 비트 라인 / 비트 라인 바 쌍과 나란한 두 개의 비트 라인/ 비트 라인 바 쌍이 이차원 어레이 구조를 이루도록 구성된다.
각 쌍의 비트 라인/ 비트 라인 바는 워드 라인 단위로 서로 연결되어 각각 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)을 구성하며, 각 워드 라인(WLn)과 제1 및 제2 전송 라인(TL1, TL2)이 이루는 어레이 셀에는 제어 단자로 입력되는 워드라인의 전압에 따라 셀 코아 전원 전압 Vddc 및 접지 전압 Vss을 각각 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)으로 인가하도록 트랜지스터들(TRv, TRg)이 연결된다.
이와 같이 구성되는 감지 블록(14)은 워드 라인이 인에이블 되면 제1 전송 라인(TL1)에 인가되는 셀 코아 전원 전압 Vddc 및 제2 전송 라인(TL2)에 인가되는 접지 전압 Vss을 각각 제1 감지 신호 HSN 및 제2 감지 신호 LSN로서 출력한다.
도 4를 참조하면, 신호 증폭기(17)는 차동 증폭기로 구성되며 전원 전압으로는 셀 코아 전원 전압 Vddc이 인가된다. 이와 같이 구성되는 신호 증폭기(17)는 제1 감지 신호 HSN 및 제2 감지 신호 LSN를 각각 비반전 입력단 및 반전 입력단으로 수신하여 두 신호 HSN, LSN의 전압 차를 증폭하여 드라이버 제어 신호 SCON로서 출력한다.
도 5를 참조하면, 센스 증폭기 드라이버(SD1)는 래치부(LT1)와, 하이 인에이블 신호 발생부(HIE)과, 로우 인에이블 신호 발생부(LOE)로 구성되며, 드라이버 제어 신호(SCON)를 수신하여 센스 증폭기를 인에이블 시키는 하이 인에이블 신호 HEN및 로우 인에이블 신호 LEN를 도 3의 센스 증폭기 인에이블 신호 EN로서 출력한다.
래치부(LT1)는 두 개의 인버터(IV2, IV3)로 구성된 반전 래치로서, 인버터(IV1)의한 드라이버 제어 신호(SCON)의 반전 신호를 수신하여 래치시키며, 로우 인에이블 신호 발생부(LOE)는 세 개의 인버터(IV4, IV5, IV6)로 구성되어 래치부(LT1)의 출력 신호를 순차 반전하여, 로우 인에이블 신호 LEN로서 출력한다.
하이 인에이블 신호 발생부(HIE)는 외부 전원 전압(Vext)단에 소스와벌크(bulk)가 공통 연결되며, 드레인은 출력 노드(Nout)에 연결되고, 게이트로는 래치부(LT1)의 출력 신호가 인버터(IV8)를 통해 반전된 신호를 수신하여, 이에 따라 출력 노드(Nout)의 전압을 부스팅(boosting)하는 부스팅 피모스 트랜지스터(BPM)와, 래치부(LT1)의 출력 신호를 지연하는 지연부(DL)와, 벌크는 부스팅 피모스 트랜지스터(BPM)의 벌크에 드레인은 출력 노드(Nout)에 연결되고, 게이트로는 지연부(DL)에서 지연된 신호가 인버터(IV9)에 의해 반전된 신호를 입력받아, 이에 따라, 소스로 인가되는 셀 코아 전원 전압(Vddc)을 부스팅 피모스 트랜지스터(BPM)에 의해 부스트된 출력 노드(Nout)에 스위칭하는 스위칭 피모스 트랜지스터(SPM)로 구성된다.
도 2에는 도시하지 않았으나, 각 메모리 블록 유닛에 속한 센스 증폭기 드라이버(SD1)는 모두 신호 증폭기(17)로부터 출력된 드라이버 제어 신호 SCON을 수신하도록 구성된다.
센스 증폭기(SA)는 센스 증폭기 드라이버(SD1)로부터 하이 인에이블 신호 HEN 및 로우 인에이블 신호 LEN를 센스 증폭기 인에이블 신호 EN로서 수신하여 비트 라인을 통해 전달되는 데이터를 증폭한다. 센스 증폭기(SA)는 통상적인 구성에 따른 것으로 상세한 도면 및 그에 대한 설명을 생략한다.
상기와 같이 구성되는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
다수 개의 워드 라인 중 하나(WLn)가 인에이블 되면, 인에이블 된 워드 라인(WLn)에 연결된 다수 개의 셀 트랜지스터(TRc) 및 감지 블록(14) 내의 트랜지스터(TRv, TRg)는 각 제어 단자로 인가된 '하이' 레벨의 전압에 의해 턴온된다.
이에 따라 인에이블 된 워드 라인(WLn)에 연결된 각 셀 트랜지스터(TRc)는 일 단에 연결된 스토리지 커패시터(Cs)에 저장된 데이터를 비트라인으로 스위칭하여 출력하며, 감지 블록(14) 내에 인에이블 된 워드 라인(WLn)에 연결된 트랜지스터(TRv, TRg)는 각각에 연결된 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)으로 각각 셀 코아 전원 전압 (Vddc) 및 접지 전압(Vss)을 스위칭한다.
각 비트 라인으로 스위칭된 데이터들은 각 비트 라인에 연결된 센스 증폭기(SA)로 전달되며, 감지 블록(14) 내의 제1 전송 라인(TL1)으로 스위칭된 셀 코아 전원 전압 Vddc 및 제2 전송 라인(TL2)으로 스위칭된 접지 전압 Vss은 각각 제1 감지 신호 HSN 및 제2 감지 신호 LSN로서 신호 증폭기(17)로 전달된다.
제1 전송 라인(TL1) 및 제2 전송 라인(TL2) 각각은 서로 연결된 비트 라인 및 비트 라인 바 쌍으로 구성되므로 센스 증폭기에 데이터를 전달하는 비트 라인에 비해 라인 저항이 작아 데이터 전달 속도가 빠르다. 따라서 데이터가 비트 라인을 통해 센스 증폭기에 도달하기 이전에 제1 감지 신호 HSN 및 제2 감지 신호 LSN가 신호 증폭기(17)에 도달한다.
신호 증폭기(17)에 전달된 '하이' 레벨의 제1 감지 신호 HSN 및 '로우' 레벨의 제2 감지 신호 LSN는 각각 비반전 입력단 및 반전 입력단으로 입력되며, 신호 증폭기(17)는 두 신호 HSN, LSN의 전압 차를 증폭하여 '하이' 레벨의 드라이버 제어 신호 SCON로서 출력한다.
각 메모리 블록 유닛의 센스 증폭기 드라이버(SD1)는 '하이' 레벨의 드라이버 제어 신호 SCON를 수신하며, 래치부(LT1)는 '하이' 레벨의 드라이버 제어 신호 SCON가 인버터(IV1)에 의해 반전된 '로우' 레벨의 신호를 반전 래치하여 '하이' 레벨의 신호를 각각 로우 인에이블 신호 발생부(LOE) 및 하이 인에이블 신호 발생부(HIE)로 출력한다.
로우 인에이블 신호 발생부(LOE)는 이 신호를 수신하여, 반전 지연하여 로우 인에이블 신호 LEN로서 출력한다.
하이 인에이블 신호 발생부(HIE)에서는 래치부(LT1)에서 출력된 '하이' 레벨 신호가 한편으로는 인버터(IV8)에 의해 반전된 후 부스팅 피모스 트랜지스터(BPM)의 게이트로 입력되어 부스팅 피모스 트랜지스터(BPM)를 턴온시켜 외부 전원 전압 Vext을 출력 노드(Nout)에 인가되도록 함으로써 출력 노드(Nout)의 전압을 부스팅하며, 또 한편으로는 지연부(DL) 및 인버터(IV9)에 의해 반전 지연된 후 스위칭 피모스 트랜지스터(SPM)의 게이트로 입력되어 스위칭 피모스 트랜지스터(SPM)를 턴온시킨다.
스위칭 피모스 트랜지스터(SPM)가 턴온되어 부스팅된 출력 노드(Nout)에 셀 코아 전원 전압 Vddc이 인가되면, 하이 인에이블 신호 발생부(HIE)는 인가된 전압Vddc을 하이 인에이블 신호 HEN로서 출력한다.
각 센스 증폭기 드라이버(SD1)로부터 출력된 하이 인에이블 신호 HEN 및 로우 인에이블 신호 LEN가 센스 증폭기 인에이블 EN로서 각 센스 증폭기 블록(11, 18, 19) 내의 센스 증폭기(SA)로 입력되어 센스 증폭기(SA)를 인에이블시키면, 각 센스 증폭기(SA)는 각 비트 라인을 통해 전달 되는 데이터를 수신하여 증폭한다.
이와 같이 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서는 워드 라인(WLn)이 인에이블되는 것을 그 때 마다 워드 라인의 전압에 의해 감지하여 센스 증폭기 드라이버 동작 제어 신호 SCON을 출력하므로, 센스 증폭기를 구동하는 데 있어 메모리 셀 블록의 수와 크기, 동작 온도, 공정 및 동작 전압 등 동작 조건의 변화에 따른 라스 신호 발생으로부터 워드 라인이 인에이블 되기까지의 시간 지연 폭의 변동이 자동적으로 반영된다.
따라서, 일률적으로 라스 신호 발생 이후 가장 늦게 워드 라인이 인에이블되는 경우의 지연 시간 만큼을 기다린 후에 센스 증폭기를 구동 시키지 않아도 되며, 다수 개의 메모리 블록 유닛을 구비하는 반도체 메모리 장치에 있어서 그 중 하나의 블록 유닛(12)에만 감지 블록을 구비하면 되고, 메모리 셀 블록의 수와 크기 및 메모리 셀 블록의 동작 조건의 변화에 따라 최적의 제어 회로를 구현 할 필요가 없다.
이와 같은 효과는 다음과 같은 본 발명의 제2 실시예를 통해서도 얻어질 수 있다.
도 6을 참조하면, 본 발명의 제2 실시예인 반도체 메모리 장치는 상기 제1 실시예에 따른 반도체 메모리 장치에서 감지 블록(24)을 메모리 블록 유닛(22)의 메모리 셀 블록(25)의 가장자리에 삽입하며, 이에 따라 신호 증폭기(27)도 내의 센스 증폭기 블록(28)의 가장 자리에 위치시킨 것이다.
메모리 셀 블록(20) 및 센스 증폭기 블록(21)은 각각 도 2에 도시된 메모리 셀 블록(10) 및 센스 증폭기 블록(11)과 동일한 구성이며, 각 센스 증폭기 드라이버(SD1)도 도 4에 도시된 센스 증폭기 드라이버의 구성을 가진다.
이와 같이 구성되는 제2 실시예에 따른 반도체 메모리 장치는 앞에서 설명한 제1 실시예와 마찬가지로 동작하며, 동일한 효과를 가진다.
상기 제1 및 제2 실시예는 신호 증폭기(17, 27)를 셀 코아 영역 내인 센스 증폭기 블록(18, 19, 28) 내에 위치시키도록 구성한 경우에 해당한다.
이와 같은 구성은 감지 블록(14, 24)로부터 출력되는 제1 감지 신호 HSN 및 제2 감지 신호 LSN가 약한 경우에 그 신호를 증폭하여 출력하기 위한 것이며, DRAM의 경우에 사용될 수 있다.
반면, 감지 블록으로터의 출력 신호가 강한 경우에는 신호 증폭기를 페리 영역에 형성하거나 셀 코아 영역 내 센스 증폭기 드라이버에 포함시킬 수 있으며, 신호 증폭기와 센스 증폭기 드라이버를 함께 페리 영역에 형성할 수도 있다.
또한 감지 블록의 출력 신호가 충분히 강하다면 신호 증폭기는 구성에서 생략할 수도 있다.
이와 같은 구성은 내부 신호가 강한 플래쉬 메모리(flash memory) 장치나 SRAM의 구성에 사용될 수 있다.
본 발명의 제3 실시예는 신호 증폭기를 페리 영역에 형성한 일 예이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 제1 및 제2 실시예와는 달리 신호 증폭기(37)를 셀 코아 영역에 위치한 신호 증폭기 블록(38,39)사이에 두지 않고 페리 영역(periphery)에 위치하도록 구성한다.
메모리 셀 블록(30) 및 센스 증폭기 블록(31)은 각각 제1 및 제2 실시예의메모리 셀 블록(10, 20) 및 센스 증폭기 블록(11, 21)과 같이 구성되며, 메모리 셀 블록(35, 36), 감지 블록(34) 및 센스 증폭기 블록(38, 39)은 메모리 블록 유닛(32)내에 도 3에 도시된 메모리 셀 블록(15, 16), 감지 블록(14) 및 센스 증폭기 블록(18,19)과 같이 구성된다.
신호 증폭기(37)는 도 4에 도시된 신호 증폭기(17)와 같이 구성되며, 신호 증폭기(37)가 페리 영역에 위치하므로 전원 전압으로는 페리 전원 전압 Vddp이 인가된다.
제3 실시예의 센스 증폭기 드라이버(SD2)는 내부 신호가 강한 SRAM에 사용되는 경우를 고려하여 도 8과 같이 구성된다.
센스 증폭기 블록(31, 38, 39)도 역시 다수 개의 SRAM 센스 증폭기(SA)로 구성되며 각 센스 증폭기(SA)는 통상적인 SRAM의 센스 증폭기의 구성을 따른 것으로서 상세 도면 및 그에 대한 설명은 생략한다.
센스 증폭기 드라이버(SD2)는 드라이버 제어 신호 SCON가 인버터(IV11)에 의해 반전된 신호를 수신하여 래치하기 위한 래치부(LT2) 및 래치부(LT2)의 출력 신호를 수신하여 센스 증폭기를 인에이블시키는 센스 증폭기 인에이블 신호 EN를 발생하는 인에이블 신호 발생부(DE)로 구성된다.
래치부(LT2)는 두 개의 인버터(IV12, IV13)로 구성된 반전 래치이며, 인에이블 신호 발생부(DE)는 두 개의 직렬 연결된 인버터(IV14, IV15)로 구성되어 래치부(LT2)의 출력 신호를 수신하여, 출력단에 센스 증폭기 인에이블 신호 EN를 구동한다.
제3 실시예에 따른 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
동작을 설명함에 있어 제1 및 제2 실시예와 중복되는 부분에 대한 상세한 동작 설명은 생략한다.
다수 개의 워드 라인 중 하나가 인에이블 되면, 감지 블록(34)은 '하이' 레벨의 제1 감지 신호 HSN 및 '로우' 레벨의 제2 감지 신호 LSN을 출력하며, 인에이블된 워드 라인에 연결된 각 메모리 셀은 데이터를 출력하며, 출력된 데이터는 해당 비트 라인을 통해 각 센스 증폭기(SA)로 전달된다.
신호 증폭기(37)는 데이터들이 각 센스 증폭기(SA)에 도달하기 이전에 입력되는 두 신호 HSN, LSN의 전압 차를 증폭하여 '하이' 레벨의 드라이버 제어 신호 SCON를 각 센스 증폭기 드라이버(SD2)로 출력한다.
센스 증폭기 드라이버(SD2)에 입력된 드라이버 제어 신호 SCON는 인버터(IV11)에 의해 반전되며 래치부(LT2)에서 반전 래치되어 인에이블 신호 발생부(DE)로 입력된다. 인에이블 신호 발생부(DE)는 래치부(LT2)에서 래치된 신호를 수신하여 두 인버터(IV14, IV15)를 통해 '하이' 레벨의 센스 증폭기 인에이블 신호 EN를 구동한다.
센스 증폭기 블록(31, 38, 39)의 각 센스 증폭기(SA)는 '하이' 레벨의 센스 증폭기 인에이블 신호 EN에 의해 인에이블되어 해당 비트라인을 통해 전달되는 데이터를 수신하여 증폭한다.
이와 같이 동작하는 제3 실시예의 반도체 메모리 장치에 있어서도 상기 제1 및 제2 실시예와 마찬가지로 동작 조건의 변화에 의한 워드 라인 인에이블 타이밍의 변화가 센스 증폭기의 구동에 즉시 반영된다.
실시예로서 나타내지는 않았으나, 제3 실시예의 반도체 메모리 장치의 구성에서도 제2 실시예의 경우와 같이 감지 블록이 메모리 셀의 가장자리에 위치하도록 구성할 수 있으며, 그 동작 및 효과는 제3 실시예의 경우와 같다.
또한, 상기 본 발명의 제1, 제2, 및 제3 실시예에서는 감지 블록을 메모리 셀 블록 내에 구성하였으나, 본 발명은 반도체 메모리 장치의 감지 블록은 워드 라인의 전압을 수신하여 이에 따라 센스 증폭기 드라이버 동작 제어 신호 SCON을 출력하여 센스 증폭기를 제어하는 것을 요지로 하므로 실시예로는 나타내지 않았더라도 감지 블록을 메모리 셀 블록과 분리하여서도 구성할 수 있으며, 이와 같은 구성이 본 발명의 요지를 벗어나지 않는 것임은 당업자라면 누구나 알 수 있을 것이다.
이와 같이 본 발명의 반도체 메모리 장치에서는 워드 라인 인에이블 전압에 의해 워드 라인 인에이블 상태가 직접 감지되며 그에 따라 센스 증폭기가 인에이블 되므로, 메모리 셀 블록의 수와 크기, 동작 온도, 공정 및 동작 전압 등의 동작 조건 변화에 따른 라스 신호 발생으로부터 워드 라인이 인에이블 되기까지의 시간 지연 폭의 변동이 자동적으로 센스 증폭기 구동에 반영된다.
이와 같이 설계 이후 발생되는 동작 온도, 공정, 동작 전압 등의 동작 조건의 변화가 매 동작시 마다 센스 증폭기 구동에 유기적으로 반영되므로, 라스 신호 발생 이후 가장 늦게 워드 라인이 인에이블되는 경우의 지연 시간 만큼을 기다린 후에 인에이블 되도록하지 않아도 되므로 반도체 메모리 장치의 고속 동작이 가능해지는 효과가 있다.
또한, 설계 당시에 모든 동작 조건 및 이후 발생 가능한 동작 조건의 변화를 모두 고려하여 최적 조건의 센스 증폭기 드라이버 제어 회로를 구현하지 않아도 되므로 이를 위한 시간과 노력이 절약되어 반도체 메모리 장치의 설계가 용이해지는 효과가 있다.
특히, EML(Embedded Memory Logic) 구현 시 로직의 용도에 따른 동작 조건의 차이 및 사용되는 메모리 셀의 수와 사이즈에 따른 동작 조건의 변화 등을 일일이 고려하여 각각의 경우에 대해 센스 증폭기 드라이버 제어 회로를 구성하지 않아도 되므로 EML 메모리 마크로의 설계가 용이해지는 효과가 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 다수 개의 메모리 셀이 이차원 어레이 구조로 구성된 메모리 셀 블록과 상기 다수 개의 메모리 셀의 데이터를 증폭하기 위한 다수 개의 센스 증폭기를 포함한 센스 증폭기 블록을 구비한 하나 이상의 메모리 블록 유닛; 및
    상기 하나 이상의 메모리 블록 유닛에 속한 상기 다수 개의 센스 증폭기를 구동하기 위한 하나 이상의 센스 증폭기 드라이버;를 포함하는 반도체 메모리 장치에 있어서,
    상기 하나 이상의 메모리 블록 유닛 중 특정 메모리 블록 유닛의 상기 메모리 셀 블록에 형성된 워드 라인들의 인에이블 상태를 감지하며, 이에 따라 드라이버 제어 신호를 발생하여 상기 하나 이상의 센스 증폭기 드라이버 중 상기 워드 라인들을 공유하는 메모리 블록 유닛에 해당하는 센스 증폭기 드라이버로 상기 드라이버 제어 신호를 출력하는 드라이버 제어 수단을 포함하는 것을 특징으로하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 드라이버 제어 수단은,
    입력되는 상기 워드 라인들의 전압에 의해 상기 각 워드 라인 인에이블 상태를 감지하며, 이에 따라 소정 전압을 스위칭하여 인에이블 감지 신호로서 출력하는 감지 수단을 포함하며, 상기 감지 신호를 상기 드라이버 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 드라이버 제어 수단은 상기 인에이블 감지 신호를 증폭하여 상기 드라이버 제어 신호로서 출력하는 신호 증폭기를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 감지 수단은 상기 특정 메모리 블록 유닛의 상기 메모리 셀 블록내에 삽입되며,
    상기 워드 라인들이 연장되어 형성된 센싱 라인들;
    상기 센싱 라인들 각각에 연결되어 상기 워드 라인들의 전압을 인가 받아 이에 따라 소정 전압을 스위칭하는 스위칭수단; 및
    상기 스위칭 수단에서 스위칭된 상기 소정 전압을 상기 인에이블 감지 신호로 전송하는 전송 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 전송 라인은 비트 라인 또는 비트 라인 바 보다 더 빠른 전송 속도를 가지도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 전송 라인은 상기 비트 라인 및 상기 비트 라인 바 쌍으로 이루어지며 이들이 워드 라인 단위로 연결됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 스위칭 수단은 상기 각 센싱 라인들에 연결된 제어 단자를 통해 입력되는 상기 워드 라인들의 전압에 따라 일 단으로 인가되는 상기 소정 전압을 타 단에 연결된 상기 전송 라인으로 스위칭하는 다수 개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서, 상기 스위칭 수단은,
    입력되는 상기 워드 라인들의 전압에 따라 전원 전압을 스위칭하여 제1 감지 신호로서 출력하는 제1 스위칭 수단; 및 상기 워드 라인들의 전압에 따라 접지 전압을 스위칭하여 제2 감지 신호로서 출력하는 제2 스위칭 수단;를 포함하며,
    상기 전송 라인은 제1 감지 신호를 전송하는 제1 전송 라인; 및 제2 감지 신호를 전송하는 제2 전송 라인;을 포함함으로써 상기 제1 감지 신호 및 상기 제2 감지 신호를 상기 인에이블 감지 신호로서 출력함을 특징으로 반도체 메모리 장치.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 드라이버 제어 수단은,
    상기 인에이블 감지 신호를 증폭하여 드라이버 제어 신호로서 출력하는 신호 증폭기를 포함하며, 상기 신호 증폭기는 상기 특정 메모리 블록 유닛 내에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 드라이버 제어 수단은,
    상기 인에이블 감지 신호를 증폭하여 드라이버 제어 신호로서 출력하는 신호 증폭기를 포함하며, 상기 신호 증폭기는 페리 영역에 위치한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 드라이버 제어 수단은,
    상기 인에이블 감지 신호를 증폭하여 드라이버 제어 신호로서 출력하는 신호 증폭기를 포함하며, 상기 신호 증폭기는 상기 워드 라인들을 공유하는 메모리 블록 유닛에 해당하는 센스 증폭기 드라이버 내에 포함시켜 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 드라이버 제어 수단은 상기 인에이블 감지 신호를 증폭하여 드라이버 제어 신호로서 출력하는 신호 증폭기를 포함하며, 상기 신호 증폭기는 상기 제1 감지 신호 및 상기 제2 감지 신호를 수신하여, 두 신호의 전압 차를 증폭하여 출력하는 차동 증폭기인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 제1 스위칭 수단은 상기 각 워드 라인에 제어 단자가 연결되며, 일 단에는 전원 전압이 인가되며 타 단은 상기 제1 전송 라인 연결된 트랜지스터를 포함하며, 상기 제2 스위칭 수단은 상기 각 워드 라인에 제어 단자가 연결되며, 일 단에는 접지 전압이 인가되며 타 단은 상기 제2 전송 라인에 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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