KR100377415B1 - High speed digital matching filter - Google Patents
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Abstract
본 발명은 PN 코드를 위한 레지스터 뱅크를 사용하지 않고 가산부를 다단계의 트리 구조에서 일단계의 수평 구조로 변경함으로써 하드웨어 구조를 단순화시키고, 윈도우 탐색구간 및 적분구간에 대한 조정을 자유롭게 설정함으로써 초기코드 동기장치의 성능을 향상시킬 수 있도록 한 고속 DMF 장치에 관한 것으로, PN 코드를 발생하는 PN 코드 발생기와, 수신된 디지털 샘플신호 K개를 저장하는 D-RB0과, 상기 PN 코드 발생기에서 발생된 PN 코드와 상기 D-RB0에 저장된 K개의 데이터를 각각 곱하는 제1∼제n 곱셈기와, MR의 해당 레지스터에 저장된 결과를 읽어와 상기 제1∼제n 곱셈기에서 곱해진 결과와 각각 가산하는 제1∼제n 가산기로 구성되는 일단계 수평 구조의 가산부와, 위상 오프셋이 서로 다른 K개의 상관 결과를 저장하기 위한 레지스터로서, 상기 가산부내 제1∼제n 가산기에서 가산된 결과를 해당 레지스터에 저장하는 MR로 구성되는 것을 특징으로 한다.The present invention simplifies the hardware structure by changing the adder from a multi-stage tree structure to a one-stage horizontal structure without using the register bank for the PN code, and freely sets initial code synchronization by freely setting adjustments for the window search and integration sections. The present invention relates to a high-speed DMF device capable of improving the performance of a device, comprising: a PN code generator for generating a PN code, a D-RB0 for storing K received digital sample signals, and a PN code generated by the PN code generator. And first to n-th multipliers for multiplying the K data stored in the D-RB0, and first-to-th multipliers for reading the results stored in the corresponding registers of the MR and adding the results multiplied by the first-n-multipliers, respectively. An adder of a one-step horizontal structure composed of n adders and a register for storing K correlation results having different phase offsets. Characterized in that the portion constituting the first to the result of the addition in the n-th adder as MR for storing in the register.
Description
본 발명은 고속 디지털 정합 필터(Digital Matched Filter ; 이하, 'DMF'라 칭함) 장치에 관한 것으로, 특히 PN 코드를 위한 레지스터 뱅크(Register Bank)를 사용하지 않고 가산부를 다단계의 트리(Tree) 구조에서 일단계의 수평 구조로 변경함으로써 하드웨어 구조를 단순화시키고, 윈도우 탐색구간 및 적분구간에 대한 조정을 자유롭게 설정함으로써 초기코드 동기장치의 성능을 향상시킬 수 있도록 한 고속 DMF 장치에 관한 것이다.The present invention relates to a high-speed digital matched filter (hereinafter referred to as 'DMF') apparatus, and in particular, adder in a multi-level tree structure without using a register bank for a PN code. The present invention relates to a high-speed DMF device that simplifies the hardware structure by changing to a horizontal structure in one step and improves the performance of the initial code synchronizer by freely setting adjustments for the window search and integration sections.
일반적으로 코드 분할 다중 접속(Code Division Multiple Access ; 이하,'CDMA'라 칭함) 방식을 사용하는 이동통신 시스템의 이동국 및 기지국의 모뎀에는 수신신호의 코드위상을 탐색하기 위한 초기코드 동기(Initial Code Acquisition)장치가 필수적으로 요구되며, 이러한 초기코드 동기장치로는 DMF 장치를 가장 많이 사용하고 있다.In general, a code division multiple access (hereinafter referred to as "CDMA") scheme of a mobile station and a base station modem of a mobile communication system for initial code synchronization for searching the code phase of the received signal (Initial Code Acquisition) The DMF device is most frequently used as an initial code synchronizer.
상기 초기코드 동기장치는 수신신호와 국부발생 PN 코드와의 상관관계를 이용하여 수신신호의 코드위상을 탐색하게 되는데, 이때 서로 동기가 맞으면 최대의 값을 갖고, 동기가 맞지 않으면 매우 작은 값을 갖는 특성을 이용하게 된다.The initial code synchronizer searches for the code phase of the received signal by using the correlation between the received signal and the locally generated PN code. At this time, if the synchronization is correct, the initial code synchronization device has a maximum value, and if the synchronization is not correct, Use properties.
도 1은 CDMA 방식의 초기코드 동기장치로 사용되는 종래 DMF 장치의 블록 구성도로서, PN 코드를 위한 5개의 PN 코드 레지스터 뱅크(이하, 'P-RB0∼4'라고 칭함)(1-0∼4)와, 수신신호를 위한 데이터 레지스터 뱅크(이하, 'D-RB0'라고 칭함)(2)와, 상기 P-RB0∼4(1-0∼4)의 각 PN 코드와 상기 D-RB0(2)의 데이터를 곱하는 제1∼제n 곱셈기(3-1∼n)와, 다수의 가산기로 구성되어 상기 제1∼제n 곱셈기(3-1∼n)에서 곱해진 결과를 가산하는 트리 구조의 가산부(4)와, 상기 가산부(4)에서 가산된 결과를 저장하는 메모리 레지스터(Memory Register ; 이하, 'MR'이라 칭함)(5)로 구성된다.Fig. 1 is a block diagram of a conventional DMF device used as a CDMA type initial code synchronizer, and includes five PN code register banks (hereinafter referred to as 'P-RB0 to 4') for PN codes (1-0 to 1). 4), a data register bank (hereinafter, referred to as 'D-RB0') 2 for a received signal, each PN code of the P-RB0 to 4 (1-0 to 4) and the D-RB0 ( A tree structure comprising first to n-th multipliers 3-1 to n to multiply the data of 2) and a plurality of adders and adding the result multiplied by the first to n-th multipliers 3-1 to n. And a memory register (hereinafter referred to as 'MR') 5 for storing the result added by the adder 4.
상기와 같이 구성된 종래 DMF 장치에 있어서, 상기 각 P-RB0∼4(1-0∼4)는 I개의 PN 코드를 저장할 수 있고, 이때 I는 탐색할 수 있는 윈도우 탐색구간을 나타내며, P-RB0∼4(1-0∼4)간의 데이터 이동은 I*(1 PN 길이)에 한 번씩 이동하며, 상기 D-RB0(2)은 (1 PN 길이)/4에 한 번씩 이동한다.In the conventional DMF apparatus configured as described above, each of the P-RB0 to 4 (1-0 to 4) can store I PN codes, where I represents a searchable window search section, and P-RB0 The data movement between -4 (1-0-4) moves once in I * (1 PN length), and the D-RB0 (2) moves once in (1 PN length) / 4.
그리고, 상기 MR(5)에 저장된 데이터는 적분구간을 증가시키기 위해 존재하는 것으로, 기본적인 적분구간은 상기 I가 되며, 이 I의 적분구간만큼 적분된 신호가 MR(5)에 저장되는데 2*I의 적분구간을 적분하기 위해서는 다음 결과가 입력되는 대로 이전에 MR(5)에 저장된 데이터와 가산하여 다시 MR(5)로 저장한다.And, the data stored in the MR (5) is present to increase the integral section, the basic integral section becomes the I, the signal integrated as much as the integral section of I is stored in the MR (5) In order to integrate the integral section of, the data is stored in the MR 5 again by adding the data previously stored in the MR 5 as the next result is input.
그러나, 상기와 같은 종래 DMF 장치의 경우 다음과 같은 문제점이 있었다.However, the above conventional DMF device has the following problems.
첫째, 적분구간을 I의 정수배로 제한한다는 점이다.First, the integral section is limited to an integer multiple of I.
즉, 예를 들어 (I+3)이나 (I-7) 등의 임의의 적분구간 적용이 불가능한 것이다.That is, it is impossible to apply any integration section such as (I + 3) or (I-7), for example.
둘째, 윈도우 탐색구간을 K개만큼 늘릴 경우, 상기 P-RB0∼4(1-0∼4)의 개수가 (5*K)개로 증가되고, 이에 따라 상기 가산부(4)내 가산기의 개수도 대략 K/2+K/22+K/23+… 만큼 증가하게 되어 전체 DMF 장치의 하드웨어 구조가 복잡해진다는 점이다.Second, when the number of window search sections is increased by K, the number of P-RB0 to 4 (1-0 to 4) is increased to (5 * K), so that the number of adders in the adder 4 is also increased. About K / 2 + K / 2 2 + K / 2 3 +... This increases the complexity of the hardware structure of the entire DMF device.
셋째, 상기와 같은 가산기의 개수 증가로 인하여 DMF 장치의 고속 동작이 힘들어진다는 점이다.Third, the high speed operation of the DMF device is difficult due to the increase in the number of adders.
즉, 가산부(4)의 입력이 K라면 가산부(4)내 가산기의 단수(L)는 LOG2K로서, 각 단에서의 처리속도가 t1일 경우 결국 t1*L이라는 시간이 소요되게 된다.That is, if the input of the adder 4 is K, the number of stages L of the adders in the adder 4 is LOG 2 K. If the processing speed at each stage is t1, the time t1 * L will eventually be taken. .
상기와 같이 종래 DMF 장치는 윈도우 탐색구간 및 적분구간이 제한되어 있어 수신신호의 코드위상에 대한 고속 탐색 동작이 어려운 문제점이 있었다.As described above, the conventional DMF device has a problem in that the fast search operation for the code phase of the received signal is difficult because the window search section and the integration section are limited.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 그 목적은 PN 코드를 위한 레지스터 뱅크를 사용하지 않고 가산부를 다단계의 트리 구조에서 일단계의 수평 구조로 변경함으로써 전체 로직 수를 줄여 하드웨어 구조를 단순화시키고, 윈도우 탐색구간 및 적분구간에 대한 조정을 자유롭게 설정함으로써 초기코드 동기장치의 성능을 향상시킬 수 있도록 한 고속 DMF 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to simplify the hardware structure by reducing the total logic number by changing the adder from a multilevel tree structure to a horizontal structure without using a register bank for a PN code. The present invention provides a high-speed DMF device that can improve the performance of an initial code synchronizer by freely setting adjustments for window search and integration sections.
도 1은 종래 디지털 정합 필터 장치의 블록 구성도,1 is a block diagram of a conventional digital matching filter device;
도 2는 본 발명에 의한 고속 디지털 정합 필터 장치의 블록 구성도.2 is a block diagram of a high speed digital matched filter device according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11 : PN 코드 발생기 12 : D-RB011: PN code generator 12: D-RB0
13-1∼n : 제1∼제n 곱셈기 14 : 가산부13-1 to n: 1st to nth multiplier 14: Adder
14-1∼n : 제1∼제n 가산기 15 : MR14-1 to n: 1st to nth adder 15: MR
상기와 같은 목적을 달성하기 위한 본 발명의 고속 DMF 장치는, PN 코드를 발생하는 PN 코드 발생기와, 수신된 디지털 샘플신호 K개를 저장하는 D-RB0과, 상기 PN 코드 발생기에서 발생된 PN 코드와 상기 D-RB0에 저장된 K개의 데이터를 각각 곱하는 제1∼제n 곱셈기와, MR의 해당 레지스터에 저장된 결과를 읽어와 상기 제1∼제n 곱셈기에서 곱해진 결과와 각각 가산하는 제1∼제n 가산기로 구성되는 일단계 수평 구조의 가산부와, 위상 오프셋이 서로 다른 K개의 상관 결과를 저장하기 위한 레지스터로서, 상기 가산부내 제1∼제n 가산기에서 가산된 결과를 해당 레지스터에 저장하는 MR로 구성되는 것을 특징으로 한다.The high-speed DMF apparatus of the present invention for achieving the above object, the PN code generator for generating a PN code, the D-RB0 for storing the received K digital sample signals, and the PN code generated by the PN code generator And first to n-th multipliers for multiplying the K data stored in the D-RB0, and first-to-th multipliers for reading the results stored in the corresponding registers of the MR and adding the results multiplied by the first-n-multipliers, respectively. An adder having a one-step horizontal structure composed of n adders and a register for storing K correlation results having different phase offsets, the MR storing the result added by the first to nth adders in the adder in a corresponding register. Characterized in that consists of.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고속 DMF 장치의 구성 및 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the high-speed DMF device according to the present invention.
도 2는 본 발명에 의한 고속 DMF 장치의 블록 구성도로서, PN 코드를 발생하는 PN 코드 발생기(11)와, 수신된 디지털 샘플신호 K개를 저장하는 D-RB0(12)과, 상기 PN 코드 발생기(11)에서 발생된 PN 코드와 상기 D-RB0(12)에 저장된 K개의 데이터를 각각 곱하는 제1∼제n 곱셈기(13-1∼n)와, MR의 해당 레지스터에 저장된 결과를 읽어와 상기 제1∼제n 곱셈기(13-1∼n)에서 곱해진 결과와 각각 가산하는 제1∼제n(14-1∼n) 가산기로 구성되는 일단계 수평 구조의 가산부(14)와, 위상 오프셋이 서로 다른 K개의 상관 결과를 저장하기 위한 레지스터로서, 상기 가산부(14)내 제1∼제n 가산기(14-1∼n)에서 가산된 결과를 해당 레지스터에 저장하는 MR(15)로 구성된다.2 is a block diagram of a high-speed DMF device according to the present invention, which includes a PN code generator 11 for generating a PN code, a D-RB0 (12) for storing K received digital sample signals, and the PN code. Read the first to n-th multipliers (13-1 to n) for multiplying the PN code generated by the generator 11 and the K data stored in the D-RB0 (12), and the result stored in the corresponding register of the MR An adder 14 having a one-step horizontal structure comprising first to nth (14-1 to n) adders each of which is multiplied by the results multiplied by the first to nth multipliers 13-1 to n, and An MR (15) for storing K correlation results having different phase offsets, and storing the result added by the first to nth adders (14-1 to n) in the adder (14) in the register. It consists of.
상기와 같이 구성된 본 발명의 고속 DMF 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the high-speed DMF device of the present invention configured as described above are as follows.
본 발명에 의한 고속 DMF 장치에서는 수신신호와 국부발생 PN 코드간의 위상차를 위상 오프셋(Offset)이라고 하고, 위상 오프셋이 K개인 경우 상관 결과 CR(K)는 아래 수학식 1과 같다.In the fast DMF apparatus according to the present invention, the phase difference between the received signal and the locally generated PN code is referred to as a phase offset, and when the phase offset is K, the correlation result CR (K) is expressed by Equation 1 below.
여기서, i는 타임 인덱스, i1은 적분구간 시작지점, I는 적분구간, PNi는 PN 코드열중 i번째 PN 코드, RXi+K는 i+K번째 수신신호 샘플이다.Here, i is a time index, i1 is the starting point of the integration section, I is the integration section, PN i is the i-th PN code in the PN code sequence, and RX i + K is the i + K-th received signal sample.
이때, 상기 i1을 0이라 하면, 아래와 같은 수학식 2가 만들어진다.At this time, if i1 is 0, Equation 2 is generated.
본 발명의 고속 DMF 장치의 동작을 설명하면, 먼저 PN 코드 발생기(11)로부터 PN 코드가 발생하면, 이 발생된 PN 코드가 순서대로 제1∼제n 곱셈기(13-1∼n)에 입력된다.Referring to the operation of the fast DMF apparatus of the present invention, first, when a PN code is generated from the PN code generator 11, the generated PN codes are sequentially input to the first to n-th multipliers 13-1 to n. .
이때, 도 2에 도시된 바와 같이 PN1은 입력된 PN 코드의 첫 번째 코드를 나타낸다.In this case, as shown in FIG. 2, PN 1 represents the first code of the input PN code.
이에 따라, 제1 곱셈기(13-1)에서는 상기 PN 코드 발생기(11)로부터 발생된 PN1과 상기 D-RB0(12)에 저장된 데이터 RX1을 곱하고, 그 결과를 가산부(14)내 제1 가산기(14-1)로 출력한다.Accordingly, the first multiplier 13-1 multiplies PN 1 generated from the PN code generator 11 by the data RX 1 stored in the D-RB0 12, and multiplies the result in the adder 14. Output to one adder 14-1.
그러면, 가산부(14)내 제1 가산기(14-1)에서는 상기 제1 곱셈기(13-1)에서 출력된 결과를 초기값으로 계산하여 위상 오프셋이 0인 MR(15)내 CR(0)의 레지스터에 저장한다.Then, the first adder 14-1 in the adder 14 calculates the result output from the first multiplier 13-1 as an initial value, so that CR (0) in the MR 15 having a phase offset of 0 is obtained. Is stored in the register.
상기와 같은 결과는 상기 수학식 2에서 보인 CR(0)의 우변 첫 번째 항을 통해 확인가능하다.The above result can be confirmed through the first term on the right side of CR (0) shown in Equation 2.
또한, 제2 곱셈기(13-2)에서도 상기 PN 코드 발생기(11)로부터 발생된 PN1과 상기 D-RB0(12)에 저장된 데이터 RX2를 곱하고, 그 결과를 가산부(14)내 제2 가산기(14-2)로 출력한다.The second multiplier 13-2 also multiplies the PN 1 generated from the PN code generator 11 by the data RX 2 stored in the D-RB0 12 and multiplies the result by the second in the adder 14. Output to adder 14-2.
그러면, 가산부(14)내 제2 가산기(14-2)에서는 상기 제2 곱셈기(13-2)에서 출력된 결과를 초기값으로 계산하여 위상 오프셋이 1인 MR(15)내 CR(1)의 레지스터에 저장한다.Then, the second adder 14-2 in the adder 14 calculates the result output from the second multiplier 13-2 as an initial value, so that the CR 1 in the MR 15 having a phase offset of 1 is obtained. Is stored in the register.
상기와 같은 결과는 상기 수학식 2에서 보인 CR(1)의 우변 첫 번째 항을 통해 확인가능하다.The above result can be confirmed through the first term on the right side of CR (1) shown in Equation 2.
이후, 나머지 곱셈기 역시 PN1과 상기 D-RB0(12)에 저장된 데이터들을 순차적으로 곱하고, 가산기를 통해 상기 곱셈기에서 출력된 결과를 초기값으로 계산하여 MR(15)내 각각의 해당하는 레지스터에 저장한다.Thereafter, the remaining multipliers also multiply sequentially the data stored in the PN 1 and the D-RB0 (12), calculate an initial value of the result output from the multiplier through an adder, and store the result in each corresponding register in the MR (15). do.
즉, 마지막으로 제n 곱셈기(13-n)에서는 상기 PN 코드 발생기(11)로부터 발생된 PN1과 상기 D-RB0(12)에 저장된 RXK를 곱하고, 그 결과를 가산부(14)내 제n 가산기(14-n)로 출력한다.That is, in the n-th multiplier 13-n, the PN 1 generated from the PN code generator 11 is multiplied by RX K stored in the D-RB0 12, and the result is multiplied by the adder 14. Output to n adder 14-n.
그러면, 가산부(14)내 제n 가산기(14-n)에서는 상기 제n 곱셈기(13-n)에서 출력된 결과를 초기값으로 계산하여 위상 오프셋이 K-1인 MR(15)내 CR(K-1)의 레지스터에 저장한다.Then, the n-th adder 14-n in the adder 14 calculates the result output from the n-th multiplier 13-n as an initial value so that CR in MR 15 having a phase offset of K-1 ( K-1) is stored in the register.
상기와 같은 결과는 상기 수학식 2에서 보인 CR(K-1)의 우변 첫 번째 항을 통해 확인가능하다.The above result can be confirmed through the first term on the right side of CR (K-1) shown in Equation 2.
여기서, 상기와 같은 동작은 한 클럭 동안에 진행되게 된다.Here, the above operation is performed for one clock.
그리고 다음 클럭 동안에는 상기 PN 발생기(11)로부터 PN2가 발생되어 제1∼제n 곱셈기(13-1∼n)로 입력되고, 상기 D-RB0(12)에서는 RXK쉬프트되어 위에서부터 RX2, RX3, RX4, … RXK+1로 채워진다.During the next clock, PN 2 is generated from the PN generator 11 and input to the first to n-th multipliers 13-1 to n. The D-RB0 12 is shifted by RX K to shift RX 2 , RX 3 , RX 4 ,... Filled with RX K + 1 .
이에 따라, 제1 곱셈기(13-1)에서 상기 PN 코드 발생기(11)로부터 발생된 PN2와 상기 D-RB0(12)에 저장된 데이터 RX2를 곱하고, 그 결과를 가산부(14)내 제1가산기(14-1)로 출력하는대로, 제1 가산기(14-1)에서는 상기 곱셈기(13-1)에서 출력된 결과를 위상 오프셋이 0인 MR(15)내 CR(0)의 레지스터에 이미 저장된 값과 가산하여 그 결과를 다시 위상 오프셋이 0인 MR(15)내 CR(0)의 레지스터에 저장한다.Accordingly, the first multiplier 13-1 multiplies the PN 2 generated from the PN code generator 11 by the data RX 2 stored in the D-RB0 12, and multiplies the result in the adder 14. As output to the one adder 14-1, the first adder 14-1 sends the result output from the multiplier 13-1 to the register of CR (0) in MR 15 having a phase offset of zero. It is added to the value already stored and the result is stored again in the register of CR (0) in MR (15) with phase offset of zero.
상기와 같은 결과는 상기 수학식 2에서 보인 CR(0)의 우변 첫 번째 항과 두 번째 항을 더한 것을 통해 확인가능하다.The above result can be confirmed by adding the first term and the second term of the right side of CR (0) shown in Equation 2.
이후, 나머지 곱셈기 역시 PN2와 상기 D-RB0(12)에 저장된 데이터들을 순차적으로 곱하고, 가산기를 통해 상기 곱셈기에서 출력된 결과를 이미 저장된 값과 가산하여 그 결과를 다시 MR(15)내 각각의 해당하는 레지스터에 저장한다.Then, the remaining multiplier also multiplies the data stored in the PN 2 and the D-RB0 (12) sequentially, adds the result output from the multiplier with the already stored value through the adder and adds the result again to each of the MR 15 Store in the corresponding register.
즉, 마지막으로 제n 곱셈기(13-n)에서 상기 PN 코드 발생기(11)로부터 발생된 PN1과 상기 D-RB0(12)에 저장된 RXK를 곱하고, 그 결과를 가산부(14)내 제n 가산기(14-n)로 출력하는대로, 가산부(14)내 제n 가산기(14-n)에서는 상기 제n 곱셈기(13-n)에서 출력된 결과를 위상 오프셋이 K-2인 MR(15)내 CR(K-2)의 레지스터에 이미 저장된 값과 가산하여 그 결과를 다시 위상 오프셋이 K-2인 MR(15)내 CR(K-2)의 레지스터에 저장한다.That is, the PN 1 generated from the PN code generator 11 and the RX K stored in the D-RB0 12 are finally multiplied by the n-th multiplier 13-n, and the result is multiplied by the adder 14. As output to the n adder 14-n, in the n-th adder 14-n in the adder 14, the result of the output from the n-th multiplier 13-n is MR ( 15) is added to the value already stored in the register of CR (K-2) and the result is stored again in the register of CR (K-2) in MR 15 having the phase offset K-2.
상기와 같은 과정을 적분구간 I번만큼 반복하면 상기 MR(15)에는 결국 상기 수학식 2와 같은 결과가 나타나게 된다.If the above process is repeated by the integral section I times, the MR 15 results in the same result as in Equation 2.
한편, IMT-2000 시스템에서 소요되는 칩 레이트가 3.84MHz로서 IS-95A 시스템에서 소요되는 칩 레이트의 3배 이상이 되는데, 상기와 같이 본 발명은 코드위상에 대한 고속의 탐색이 가능한 DMF로서, 기존의 IS-95계열의 시스템뿐만 아니라IMT-2000 시스템과 같은 고속의 칩 레이트를 갖는 시스템 모두에 적합한 초기코드 동기장치이다.Meanwhile, the chip rate required in the IMT-2000 system is 3.84 MHz, which is more than three times the chip rate required in the IS-95A system. As described above, the present invention is a DMF capable of high-speed search for code phase. It is an initial code synchronizer suitable for both IS-95 series systems as well as systems with high chip rates such as IMT-2000 systems.
상기에서 설명한 바와 같이, 본 발명은 PN 코드를 위한 레지스터 뱅크를 사용하지 않고 가산부를 다단계의 트리 구조에서 일단계의 수평 구조로 변경함으로써 전체 로직 수를 줄여 하드웨어 구조를 단순화시키는 동시에 가산시 소요되는 시간을 최대한 줄여 고속의 칩 레이트에 효과적으로 적용될 수 있는 효과가 있다.As described above, the present invention changes the adder from a multi-stage tree structure to a one-stage horizontal structure without using a register bank for a PN code, thereby simplifying the hardware structure while reducing the total number of logics. It can be effectively applied to a high chip rate by reducing the maximum.
그리고, 위상 오프셋 K 및 적분구간 I를 제어하여 윈도우 탐색구간 및 적분구간에 대한 조정을 원하는대로 자유롭게 설정할 수 있고, 이에 따라 초기코드 동기장치의 성능을 향상시킬 수 있게 되는 효과가 있다.In addition, by adjusting the phase offset K and the integration section I, the adjustment of the window search section and the integration section can be freely set as desired, thereby improving the performance of the initial code synchronizer.
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