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KR100373352B1 - 셀 저장노드의 전압다운 보상을 위한 저항을 갖는 강유전체 메모리 장치의 메모리 셀 - Google Patents

셀 저장노드의 전압다운 보상을 위한 저항을 갖는 강유전체 메모리 장치의 메모리 셀 Download PDF

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KR100373352B1
KR100373352B1 KR10-1999-0024851A KR19990024851A KR100373352B1 KR 100373352 B1 KR100373352 B1 KR 100373352B1 KR 19990024851 A KR19990024851 A KR 19990024851A KR 100373352 B1 KR100373352 B1 KR 100373352B1
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박제훈
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Abstract

본 발명은 강유전체 메모리 소자에 관한 것으로, 강유전체 커패시터를 포함하는 셀의 저장노드로부터 누설전류가 발생하여 상기 저장노드에서 전압다운이 발생되는 것을 보상해 주기 위한 강유전체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 강유전체 메모리 장치의 메모리 셀에 있어서, 게이트가 워드라인에 접속되며, 제1 접합이 비트라인에 접속된 스위칭 트랜지스터; 플레이트 전극이 공급전원의 실질적인 1/2 레벨의 전압을 공급하는 플레이트 라인에 접속되며, 스토리지 전극이 상기 스위칭 트랜지스터의 제2 접합에 접속된 강유전체 커패시터; 및 상기 제2 접합과 상기 플레이트 라인 사이에 상기 강유전체 커패시터와 병렬로 접속되며, 상기 강유전체 커패시터의 누설전류에 대응하는 전류를 상기 강유전체 커패시터의 스토리지 전극에 제공하기 위한 저항값을 가지는 저항 소자를 구비하는 강유전체 메모리 장치의 메모리 셀이 제공된다.

Description

셀 저장노드의 전압다운 보상을 위한 저항을 갖는 강유전체 메모리 장치의 메모리 셀{memory cell in FeRAM device having resistance for compensation of voltage-down in cell storage node}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 강유전체 물질을 커패시터의 유전체로 사용하여 그 커패시터를 정보의 저장수단으로 이용하는 강유전체 메모리 장치(FeRAM)에 관한 것이다.
잘 알려진 바와 같이, 강유전체 물질을 사용하는 커패시터는 커패시터 양단의 전압과 유기된 전하량과의 관계가 히스테리시스 곡선의 관계를 갖는다.
도1a는 단자 a, b 사이에 형성된 강유전체 커패시터의 심볼을 나타낸 것이고, 도1b는 커패시터의 양단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화 한 것이다.
도1a 및 도1b를 참조하면, 강유전체 커패시터 a, b 양단의 전위차가 없을 때에도 일반적인 선형 커패시터(Linear Capacitor)와는 달리 일정량의 전하량이 "가" 또는 "나" 두 가지 상태로 유지되므로 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 상기와 같은 이유는, 강유전체 물질의 특성이 상기 물질에 전계가 인가되었다가 그 전계가 끊어졌을 때 강유전체 물질의 원자배열이 분극작용을 일으키게 되기 때문이다.
a, b 양 단자의 전위차가 없을 때의 저장된 "1"의 정보를 "가"의 상태로 하고, "0"의 정보를 "나"의 상태로 볼 때, 저장된 정보를 읽어내기 위해 단자 b에 충분히 큰 음의 전압(-V)을 인가하게 되면, "가"의 위치에 있던 분극은 "다"의 상태로 끌려 내려가 ΔQ1 만큼의 전하량을 발생하게 된다. 또한 "나"의 위치에 있던 분극은 역시 "다"의 상태로 끌려 내려가 ΔQ0 만큼의 전하량을 발생시키게 된다. 이 두 상태 변화에 의한 전하량의 차이에 의해 강유전체커패시터는 비휘발성 메모리 소자의 기억수단으로 사용되어 진다.
상기와 같은 강유전체 커패시터의 특징을 이용하여 메모리 장치를 구현한 많은 기술들이 발표되고 있다. 도2는 종래기술의 일예를 보여주는 것으로서 1개의 스위칭 엔모스트랜지스터와 1개의 강유전체 커패시터(1T1C)로 구성되는 강유전체 메모리의 단위 셀 회로도를 나타낸 것이다.
도2를 참조하면, 단위 셀(10)은 셀의 억세스를 위해 워드라인(WL0)이 접속되고 일측단(소오스)에 비트라인(BL)이 접속된 스위칭 엔모스트랜지스터(11)와 상기 스위칭 엔모스트랜지스터(11)의 타측단(드레인)과 플레이트라인(PL) 사이에 접속된 강유전체 커패시터로 이루어진다.
상기와 같은 구성을 갖는 강유전체 단위 셀(10)은, 상기 워드라인(WL0)과 상기 비트라인(BL)에 각각 로우 어드레스 신호와 컬럼 어드레스 신호가 디코딩된 신호를 인가받고 셀 플레이트 라인(PL)에 플레이트 신호를 인가받아 선택된 강유전체 커패시터(12)에서의 변화한 전하량을 가지고 메모리 기능을 수행할 수가 있다.
상기와 같이 강유전체 메모리 셀은 강유전체 커패시터에 저장된 전하량을 검출하거나 저장하기 위해서 상기 강유전체 커패시터 양단에 전계가 인가되어야 하며, 한번 읽혀진 메모리 셀을 원래의 상태로 되돌리기 위하여 리스토어(Restore) 작업이 필요하다. 이러한 이유 때문에 강유전체 메모리 셀을 동작시켜 읽거나 쓰기 위해서 플레이트 라인의 구동이 필요하다. 그러나, 플레이트 라인에 연결된 다수의 강유전체 커패시터는 큰 커패시턴스(Capacitance)를 가지며 플레이트 라인의 저항 또한 금속 배선에 비해 크므로 RC 시간 상수가 증가하여 플레이트 라인 구동시 신호의 큰 지연을 발생하여 고속동작에 장애요인이 된다.
도3은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 플레이트 라인을 1/2 공급전압(1/2 Vcc)로 고정시켜 셀을 동작시키는 개선된 종래기술의 강유전체 메모리 장치를 나타내는 것으로서, 코어(core)부분의 회로를 도시하고 있다.
도3을 참조하여, 개선된 종래기술의 강유전체 메모리 장치 구성 및 그의 작용(읽기 구동)을 살펴본다.
먼저, 메모리 셀(30)은 앞서 언급한 바와 같이 정비트라인(bl)에 일측단(소오스)이 연결되고 워드라인(wl)에 게이트단이 연결된 스위칭 엔모스 트랜지스터(32)와, 상기 엔모스 트랜지스터(32)의 타측단(드레인)과 플레이트 라인(PL) 사이에 접속된 강유전체 커패시터(31)로 이루어진다.
정비트라인(bl)과 부비트라인(blb)에는 프리차지신호(blpcg)에 제어받는 프리차지부(40)가 접속되어 있는바, 프리차지부(40)는 프리차지 모드에서 비트라인을 접지전압 레벨로 프리차지 시키도록 구성되어 있다.
이와 같이 정비트라인(bl)과 부비트라인(blb)이 프리차지된 상태에서 기준전압이 정비트라인(bl)과 부비트라인(blb) 중 어느하나로 전달되는 바, 이를 위해 정비트라인(bl)과 부비트라인(blb)에는 기준전압전달제어부(50)를 통해 기준전압발생부(60)가 접속된다. 기준전압전달제어부(50)는 제어신호 even이 활성되면 부비트라인(blb)에 기준전압이 실리고 제어신호 odd가 활성되면 정비트라인(bl)에 기준전압이 실리도록, 제어신호 even 및 제어신호 odd에 게이트 제어받는 스위칭트랜지스터로 구성된다. 여기서는 부비트라인(blb)에 기준전압이 전달되었다고 가정한다.
한편, 부비트라인(blb)에 기준전압이 전달됨과 거의 동시에 워드라인(wl)이 온되면 정비트라인(bl)과 저장노드(SN)에 저장된 데이터 사이에 차아지쉐어링(charge sharing)이 일어나게 되고, 이로 인해 정비트라인(bl)과 셀의 저장노드(SN)는 동일 전위가 된다.
이후, 제어신호 sap가 활성화되면 정비트라인(bl)과 부비트라인(blb)의 전위는 감지증폭부(10)에 의해 각각 논리 "하이"와 "로우"로 벌어진 다음, 출력버퍼(도시되지 않음)를 통해 출력되게 된다.
이후, "하이"와 "로우"로 벌어진 정비트라인(bl)과 부비트라인(blb)은 플레이트라인(PL)이 1/2 Vcc로 고정되어 있기 때문에 앞서 도2에서 설명한 바와 같은 히스테리시스 특성을 따르기 위해, 즉 상기 강유전체 커패시터(31) 양단의 전압차를 "0V"로 만들어 원래의 상태로 돌리기 위하여 제어신호 start 및 이퀄라이즈 신호 eq에 응답하여 정비트라인(bl) 및 부비트라인(blb)을 1/2 Vcc로 이퀄라이즈시키는 이퀄라이즈부(20)가 구성된다.
이후 워드라인(wl)이 오프되고 정 및 부 비트라인(bl, blb)이 다시 접지전압으로 프리차지 되어 한 싸이클을 마치게 된다.
상기와 같이 플레이트라인(PL)을 고정시켜 구성한 구조를 NDP(Non-Driven Plate, IEEE Solid-State Circuit, Vol.31, No.11, Novemver 1996, pp1625-pp1633)구조라 하며, 상기 NDP 구조를 사용하면 플레이트라인(PL)을 드라이브할 필요가 없기 때문에 강유전체 메모리의 전체 동작속도를 빠르게 할 수 있다.
그런데, 상술한 바와 같은 종래의 강유전체 메모리 장치는 도4에 도시한 바와 같이 스위칭 엔모스트랜지스터(32) 및 강유전체 커패시터(31)에 연결된 저장노드(SN)의 접합에 저항성분이 존재하기 때문에 워드라인(wl)이 오프된 대기상태에서 누설전류가 발생하게 되어 이 누설전류에 의해 저장노드(SN)의 전위는 1/2 Vcc에서 점점 다운되게 된다. 결국, 저장노드(SN)의 전위 감소는 상기 강유전체 커패시터(31) 양단의 전위차를 발생시켜 저장된 데이터의 손실을 유발하게 된다.
따라서, 종래에는 이를 보상하기 위해서 상기 워드라인(wl)을 수시로 턴온시키는 리프레쉬(Refresh) 동작을 수행하고 있는데, 이러한 리프레쉬 구동은 커다란 전력손실을 유발하게 된다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 강유전체 메모리 장치의 메모리 셀 저장노드에서 누설전류로 야기되는 전하량 감소를 방지하여 리프레시 동작이 필요없도록 하고, 이로 인해 전력소모를 억제할 수 있는 강유전체 메모리 장치의 메모리 셀를 제공하는 데 그 목적이 있다.
도1a는 강유전체 커패시터의 심볼을 나타낸 도면.
도1b는 강유전체 커패시터의 특성을 보여주는 히스테리시스 곡선.
도2는 종래의 기술에 따른 강유전체 메모리의 단위 셀 회로도.
도3은 종래의 기술에 따른 강유전체 메모리 장치의 코아부분을 도시한 회로도.
도4는 도2의 회로에서 스토리지 노드에 접합 커패시턴스와 접합저항이 존재하는 것을 보여주는 도면.
도5는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 코아부분을 도시한 회로도.
도6은 본 발명에 따른 강유전체 메모리의 단위 셀 회로도.
도7은 본 발명에 따른 도5의 제어신호 타이밍 다이아그램.
*도면의 주요부분에 대한 부호의 간단한 설명
100 : 감지 증폭기부 200 : 비트라인 이퀄라이즈부
300 : 메모리 셀부 400 : 비트라인 프리차지부
500 : 기준전압전달제어부 600 : 기준전압 발생기
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 강유전체 메모리 장치의 메모리 셀에 있어서, 게이트가 워드라인에 접속되며, 제1 접합이 비트라인에 접속된 스위칭 트랜지스터; 플레이트 전극이 공급전원의 실질적인 1/2 레벨의 전압을 공급하는 플레이트 라인에 접속되며, 스토리지 전극이 상기 스위칭 트랜지스터의 제2 접합에 접속된 강유전체 커패시터; 및 상기 제2 접합과 상기 플레이트 라인 사이에 상기 강유전체 커패시터와 병렬로 접속되며, 상기 강유전체 커패시터의 누설전류에 대응하는 전류를 상기 강유전체 커패시터의 스토리지 전극에 제공하기 위한 저항값을 가지는 저항 소자를 구비하는 강유전체 메모리 장치의 메모리 셀이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 일실시예에 따른 메모리 셀의 코아 부분을 도시한 회로도로서, 100은 감지 증폭기부, 200은 비트라인 이퀄라이즈부, 300은 메모리 셀부, 400은 비트라인 프리차지부, 500은 기준전압전달제어부, 600은 기준전압 발생기를 각각 나타낸다. 도5의 구성에서 메모리 셀부(300)를 제외한 타 구성요소들은 실질적으로 도3의 종래기술과 동일하다.
도6은 본 발명에 따른 상기 메모리 셀부(300)의 2개의 메모리 셀 중 하나를도시한 것으로서 그 구성은 다음과 같다. 워드라인(wl)은 스위칭 엔모스트랜지스터(311)의 게이트에 연결되어 온-오프를 제어하며, 비트라인(bl)은 상기 스위칭 엔모스트랜지스터(311)의 일측단자(소오스)에 연결되고, 상기 스위칭 엔모스 트랜지스터(311)의 타측단자(드레인)는 강유전체 커패시터(301)와 연결되고, 상기 강유전체 커패시터(301)의 다른쪽 단자는 1/2 Vcc 로 고정되어 구동하는 플레이트 라인(PL)에 연결되며, 상기 플레이트 라인(PL)과 저장노드(SN)에 사이에 상기 강유전체 커패시터(301)와 병렬로 접속된 고저항(321)을 구비한다.
상기와 같이 1/2 Vcc 레벨인 플레이트 라인(PL)과 상기 저장노드(SN) 사이에 고저항을 연결하면 상기 플레이트 라인(PL) 쪽에서 상기 저장노드(SN) 쪽으로 미소한 전류를 공급함으로서, 워드라인(wl)이 턴-오프되었을 시에 발생하는 상기 스토리지 노드(SN) 에서의 누설전류에 의한 전하량 손실을 보상할 수 있다. 여기서 저장노드(SN)로 공급되는 전류의 양은 누설전류와 실질적으로 같아야 한다. 즉, 너무나 큰 저항을 달아주면 상기 플레이트 라인(PL)과 상기 스토리지 노드(SN) 사이가 전기적으로 오픈(Open) 되어 저장노드(SN)의 전압다운을 보상할 수 없게 되고, 반면에 작은 저항을 연결하면 상기 플레이트 라인(PL)과 상기 스토리지 노드(SN) 사이가 쇼트(Short) 되어 상기 워드라인(wl)이 턴-오프되었을 때는 문제가 되지 않지만 상기 워드라인(wl)이 턴-온되었을 때는 저항이 무시 되기 때문에 상기 플레이트 라인(PL)의 1/2 Vcc 레벨이 그대로 상기 비트라인(BL)에 실리게 된다. 이에 의해 감지 증폭기에 의한 센싱 작용에 문제가 생겨 원하지 않은 데이터가 출력되게 된다. 따라서 상기 저항은 적절한 값의 저항을 연결하여야 하는데, 상기 적절한 값의 저항은 조건에 따라 달라지겠지만 300 ns의 싸이클(Cycle)과 25℃ 정도의 온도 및 플레이트 라인 레벨이 1.5 V 정도의 조건에서 대략 500 - 700 ㏀의 저항을 가져야 한다.
도7은 상기 도5에서 도시한 메모리 셀의 코아 부분을 동작시키기 위한 제어 신호 다이아그램을 도시한 것으로서, 도5와 도7을 참조하여 본 발명의 동작을 설명한다.
먼저, 대기상태에서 프리차지신호 blpcg는 '하이"가 되어 정 및 부비트라인(bl, blb)을 접지레벨로 프리차지시킨 후, 셀에 저장되어 있는 데이터를 읽기 위하여 프리차지신호 blpcg를 "로우"로 인가하여 비트라인 프리차지부(400)를 오프시키므로서 정 및 부비트라인(bl, blb)을 0V로 프리차지된 상태에서 플로팅되도록 한다. 이후 메모리 셀부(300)의 제1 스위칭 엔모스트랜지스터(311)의 드레인 단자와 연결된 워드라인(wl0)은 "하이"로 되어 상기 제1스위칭 엔모스트랜지스터(311)가 턴온되고, 강유전체 커패시터(301)에 저장된 전하가 정비트라인(bl)에 실리게 되어 상기 정비트라인(bl) 전압이 변동되고, 유사한 시기에 부비트라인(blb)에 기준전압생성부(600)에서 생성된 기준전압이 실리게 된다. 이때, 상기 기준전압생성부(600)에서 생성된 기준전압이 인가되기 위한 정비트라인(bl)과 부비트라인(blb) 중 부비트라인(blb)을 선택하기 위해 기준전압전달제어부(500)의 스위칭 엔모스트랜지스터(501)가 제어신호 even이 "하이"로 인가되면서 턴온된다. 이어서, 감지증폭인에이블신호 sap가 "로우"로 액티브 되면 감지증폭기부(100)를 통해 정비트라인(bl)과 부비트라인(blb)의 신호가 감지 증폭되어 "하이"와 "로우"값으로 만들어져 출력되게 된다. 다음으로 상기 강유전체 커패시터(301) 양단의 전압차를 "0V"로 만들어 원래의 상태로 되돌리기 위하여 비트라인 이퀄라이즈부(200)의 제어신호 start를 "하이"로 인가하고, 동시에 이퀄라이즈신호 eq도 "하이'로 인가하면 상기 정 및 부비트라인(bl, blb)을 1/2 Vcc로 프리차지시키고 등화시켜 주게된다. 다음으로 등화가 다 끝나고 나면 제어신호 start와 이퀄라이즈신호 eq를 "로우"로 인가하여 턴-오프시켜 주고, 이후 워드라인 신호(wl)도 "로우"로 인가하여 턴-오프시켜주고 비트라인 프리차지신호(blpcg)를 "하이"로 인가하여 주면 도1b에서와 같은 히스테리시스 커브를 끝마치게 된다.
이후, 비트라인은 다시 접지전압으로 프리차지되어 대기상태로 들어가게 되는데, 이때 저장노드(SN)는 플레이트라인(PL)으로부터 고저항을 통해 누설전류에 따른 전압강하를 보상받게 된다.
한편, 본 발명은 메모리 셀 뿐만 아니라 기준전압발생부의 기준셀과 같이 강유전체 커패시터를 이용하는 모든 셀에 적용할 수 있는 바, 이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 대기상태에서 메모리 셀의 저장노드에서발생하는 누설전류에 의한 전하량 손실을 보상하는 고저항을 더 추가함으로서 리프레시와 같은 별도의 동작을 없애기 때문에, 안정되며 빠른 동작 수행을 가능하게 하고, 전력의 손실과 면적의 증가를 줄일 수 있는 효과를 얻을 수 있다.

Claims (5)

  1. 삭제
  2. 강유전체 메모리 장치의 메모리 셀에 있어서,
    게이트가 워드라인에 접속되며, 제1 접합이 비트라인에 접속된 스위칭 트랜지스터;
    플레이트 전극이 공급전원의 실질적인 1/2 레벨의 전압을 공급하는 플레이트 라인에 접속되며, 스토리지 전극이 상기 스위칭 트랜지스터의 제2 접합에 접속된 강유전체 커패시터; 및
    상기 제2 접합과 상기 플레이트 라인 사이에 상기 강유전체 커패시터와 병렬로 접속되며, 상기 강유전체 커패시터의 누설전류에 대응하는 전류를 상기 강유전체 커패시터의 스토리지 전극에 제공하기 위한 저항값을 가지는 저항 소자
    를 구비하는 강유전체 메모리 장치의 메모리 셀.
  3. 제2항에 있어서,
    상기 공급전원의 실질적인 1/2 레벨이 1.5V이며, 상기 저항 소자는 500∼700 ㏀의 저항값을 갖는 것을 특징으로 하는 강유전체 메모리 장치의 메모리 셀.
  4. 삭제
  5. 삭제
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