[go: up one dir, main page]

KR100370232B1 - 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 - Google Patents

결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 Download PDF

Info

Publication number
KR100370232B1
KR100370232B1 KR10-1999-0015204A KR19990015204A KR100370232B1 KR 100370232 B1 KR100370232 B1 KR 100370232B1 KR 19990015204 A KR19990015204 A KR 19990015204A KR 100370232 B1 KR100370232 B1 KR 100370232B1
Authority
KR
South Korea
Prior art keywords
redundancy
cell
defective
fuse
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-1999-0015204A
Other languages
English (en)
Other versions
KR20000067411A (ko
Inventor
노경준
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR10-1999-0015204A priority Critical patent/KR100370232B1/ko
Priority to US09/478,267 priority patent/US6191984B1/en
Publication of KR20000067411A publication Critical patent/KR20000067411A/ko
Priority to US09/768,864 priority patent/US6363021B2/en
Application granted granted Critical
Publication of KR100370232B1 publication Critical patent/KR100370232B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로가 개시된다. 본 발명은 복수개의 메모리 셀들로 구성되는 메모리 셀 블락 내 메모리 셀들 중 결함 셀들을 구제하기 위하여 리던던시 셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서, 리던던시 회로는 소정의 제1 메인 퓨즈를 가지고 제1 메인 퓨즈의 절단상태에 의하여 결함 셀을 리던던시 셀로의 교체를 지시하는 제1 리던던시 신호를 발생하는 제1 퓨즈 블락과, 소정의 제2 메인 퓨즈를 가지고 제2 메인 퓨즈의 절단상태에 의하여 교체된 리던던시 셀이 불량인 경우 리던던시 셀로의 교체를 해제하는 제2 리던던시 신호를 발생하는 제2 퓨즈 블락을 구비하며, 리던던시 셀로의 교체를 해제할 때 결함 셀을 리던던시 셀들 중 다른 리던던시 셀로 교체한다.

Description

결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로{Redundancy circuit capable of repairing defect cell to redundancy cell repeatly}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 결함 셀을 구제하기 위하여 대체된 리던던시 셀이 불량인 경우 다른 리던던시 셀로 대체하는 리던던시 회로에 관한 것이다.
최근 반도체 장치는 미세화 기술이 발달함에 따라, 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 메모리 장치에서는 고집적화와 아울러 고수율화가 요구되고 있다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그러나 이러한 메모리 셀들 중에서 하나의 메모리 셀이라도 제대로 동작하지 못하면, 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다.
반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 결함이 발생할 확률이 높아지고 있다. 이러한 결함은 소량의 메모리 셀에서 발생할 확률이 높다. 그러나 이러한 메모리 셀의 결함은 반도체 메모리 장치의 기능을 손상시켜 반도체 메모리 장치의 수율을 저하시키는 주 요인이 된다. 따라서 결함이 발생한 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로를 내장하는 기술이 널리 사용되고 있다.
일반적으로 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동하며 결함 셀을 대체하여 리던던시 메모리 셀 블락 내의 리던던시 셀을 선택한다. 따라서, 결함 셀을 지정하는 결함 셀 어드레스 신호가 입력되면, 결함이 발생한 노멀 메모리 셀을 대신하여 리던던시 메모리 셀이 선택된다.
결함 셀을 리던던시 셀로 대체하는 하나의 방법이 미국 특허 번호 제 5,325,334에 개시되어 있다.
상기 미국 특허에 따르면 퓨즈 박스 어레이 내의 다수의 퓨즈는 결함 열 어드레스에 대응하여 선택적으로 절단/태워 끊어버리는 방식으로 프로그램되어 있다. 퓨즈 박스 어레이에는 다수의 결함 열을 구제하기 위하여 다수개의 퓨즈 박스가 배열되어 있느데, 각각의 퓨즈 박스는 결함 열이 포함된 열 어드레스 신호를 공유하며 해당하는 결함 열 어드레스에 대응하여 프로그램된 다수의 퓨즈를 포함한다. 따라서 결함 열이 포함된 열 어드레스 신호가 퓨즈 박스로 입력되면 블락 선택 제어 회로에서 제공되는 제1 출력신호에 응답하여 리던던트 열 드라이버 게이트가 구동되어 소정의 리던던트 열이 선택된다. 선택된 리던던트 열은 결함 열을 대체하는 역할을 수행하게 된다. 그리하여 결함 셀은 리던던시 셀로 대체된다.
그런데, 상기 미국 특허 번호 제5,325,334에 개시된 방법에서는 결함 셀을 구제하기 위하여 대체된 리던던시 셀이 불량인 경우 다시 결함 셀을 구제하기 위하여 다른 리던던시 셀로의 대체가 불가능하다. 그러므로, 결함 셀이 불량인 리던던시 셀로 대체된 경우에는 더 이상 구제를 할 수 없기 때문에 반도체 메모리 장치는 최종 불량으로 판정되어 버려지게 된다. 따라서, 결함 셀을 리던던시 셀로 한번밖에 구제하지 못하기 때문에 결함 셀을 여분의 다른 리던던시 셀로 대체하여 수율을 향상시키는 데 충분치 못한 문제점이 있다.
본 발명의 목적은 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로를 나타내는 도면이다.
도 2는 도 1의 어드레스 코딩부를 구체적으로 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 복수개의 노말 메모리 셀들과 복수개의 리던던시 셀들로 구성되는 메모리 셀 블락 및 상기 노말 메모리 셀들 중 결함 셀들을 구제하기 위하여 상기 리던던시 셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서의 상기 리던던시 회로에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 리던던시 회로는 소정의 제1 메인 퓨즈를 가지고 상기 제1 메인 퓨즈의 절단상태에 의하여 상기 결함 셀을 상기 리던던시 셀들 중의 어느 하나인 제1 리던던시 셀로의 교체를 지시하는 제1 리던던시 신호를 발생하는 제1 퓨즈 블락; 및 소정의 제2 메인 퓨즈를 가지고 상기 제2 메인 퓨즈의 절단상태에 의하여 상기 교체된 제1 리던던시 셀이 불량인 경우 상기 제1 리던던시 셀로의 교체를 해제하는 제2 리던던시 신호를 발생하는 제2 퓨즈 블락을 구비하며,상기 제1 리던던시 셀로의 교체를 해제할 때 상기 결함 셀을 상기 리던던시 셀들 중 다른 하나인 제2 리던던시 셀로 교체하는 것을 특징으로 한다.상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 복수개의 노말 메모리 셀들과 복수개의 리던던시 셀들로 구성되는 메모리 셀 블락 및 상기 노말 메모리 셀들 중 결함 셀들을 구제하기 위하여 상기 리던던시 셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서의 상기 리던던시 회로에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치의 리던던시 회로는 소정의 제1 메인 퓨즈를 가지고 상기 제1 메인 퓨즈의 절단상태에 의하여 상기 결함 셀을 상기 리던던시 셀들 중의 어느 하나인 제1 리던던시 셀로의 교체를 지시하는 제1 리던던시 신호를 발생하는 제1 퓨즈 블락; 소정의 제2 메인 퓨즈를 가지고 상기 제2 메인 퓨즈의 절단상태에 의하여 상기 교체된 제1 리던던시 셀이 불량인 경우 상기 제1 리던던시 셀로의 교체를 해제하는 제2 리던던시 신호를 발생하는 제2 퓨즈 블락; 상기 제1 및 제2 리던던시 신호에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 제어부; 및 상기 리던던시 인에이블 신호에 응답하여 상기 결함 셀의 어드레스에 대응하는 상기 리던던시 셀을 선택하는 리던던시 셀 선택 신호를 발생하는 리던던시 디코딩부를 구비하며, 상기 리던던시 셀로의 교체를 해제할 때 상기 결함 셀을 상기 리던던시 셀들 중 다른 하나인 제2 리던던시 셀로 교체하는 것을 특징으로 한다.
이와 같은 리던던시 회로는 결함 셀의 구제율을 향상시켜 반도체 메모리 장치의 수율을 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 복수개의 메모리 셀들을 가지는 메모리 블락에서 결함 셀을 구제하기 위하여 다수개의 리던던시 셀들을 구비하는 반도체 메모리 장치에 있어서, 결함 셀을 리던던시 셀로 대체하는 리던던시 회로에 대하여 기술된다.
도 1은 본 발명의 일실시예에 따른 리던던시 회로를 나타내는 도면이다. 이를 참조하면, 리던던시 회로(10)는 제1 퓨즈 블락(12), 제2 퓨즈 블락(14) 및 리던던시 디코딩부(18)를 구비한다.
제1 퓨즈 블락(12)은 반도체 메모리 장치(미도시)가 활성화되는 시작시점에서 발생되는 소정의 펄스신호(in)에 응답하여 결함 셀을 리던던시 셀로의 대체를 지시하는 제1 리던던시 신호(rdd_1)를 발생한다. 제1 퓨즈 블락(12)는 구체적으로,노멀 메모리 셀 또는 리던던시 셀이 선택됨을 나타내는 제1 메인 퓨즈(MF1)를 가지는 데, 제1 메인 퓨즈(MF1)가 절단되지 않은 상태는 노멀 메모리 셀이 선택됨을 나타내고 제1 메인 퓨즈(MF1)가 절단된 상태는 리던던시 셀이 선택됨을 나타낸다.
먼저, 제1 메인 퓨즈(MF1)가 절단되지 않은 상태에서의 제1 퓨즈 블락(12)의 동작을 살펴보면 다음과 같다. 반도체 메모리 장치(미도시)에 전원(VCC)이 인가되면 제1 메인 퓨즈(MF1)를 통하여 노드 n1은 전원(VCC) 전압쪽의 전압 레벨이 된다. 이 후, 반도체 메모리 장치(미도시)의 활성화가 시작되는 시점, 즉 로우 어드레스 스토브 신호(/RAS)에 의하여 발생되는 "하이레벨"의 펄스신호(in)에 의하여 트랜지스트(TN1)은 "턴-온"되어 노드 n1의 전압레벨을 조금 떨어뜨리지만, 뒤이은 "로우레벨"의 펄스신호(in)에 의하여 트랜지스터(TN1)가 "턴-오프"되기 때문에 노드 n1는 제1 메인 퓨즈(MF1)를 통하여 인가되는 전원(VCC) 전압레벨, 즉 "하이레벨"이 된다. 노드 n1은 트랜지스터들(TP1,TN3)로 구성되는 인버터(INV1)에 의하여 궤환되어 "하이레벨"을 유지한다. "하이레벨"의 노드 n1에 응답하는 인버터(INV1)에 의하여 제1 리던던시 신호(rdd_1)는 "로우레벨"이 된다. 제1 리던던시 신호(rdd_1)는 이 후에 설명될 리던던시 제어부(16)로 입력되어 리던던시 동작이 일어나지 않도록 한다. 그러므로, 리던던시 셀이 선택되지 않고 노멀 메모리 셀이 선택되는 동작이 일어난다.
다음에, 제1 메인 퓨즈(MF1)가 절단된 상태에서의 제1 퓨즈 블락(12)의 동작은 다음과 같다. "하이레벨"의 펄스신호(in)에 의하여 트랜지스터(TN1)는 "턴-온"되어 노드 n1의 전압레벨은 접지 전압쪽의 전압레벨이 된다. 뒤이은 "로우레벨"의펄스신호(in)에 의하여 트랜지스터(TN1)가 "턴-오프"되는 데, 제1 메인 퓨즈(MF1)가 절단되어 있어 노드 n1으로는 더 이상 전원(VCC) 전압이 공급되지 않기 때문에 노드 n1은 계속하여 접지 전압쪽의 전압레벨, 즉 "로우레벨"이 된다. 노드 n1은 인버터(INV1)에 의하여 궤환되어 "로우레벨"을 유지한다. "로우레벨"의 노드 n1에 응답하는 인버터(INV1)에 의하여 제1 리던던시 신호(rdd_1)는 "하이레벨"이 된다. "하이레벨"의 제1 리던던시 신호(rdd_1)는 이 후에 설명될 리던던시 제어부(16)로 입력되어 리던던시 동작을 수행하도록 한다. 그러므로, 노멀 메모리 셀에 불량이 발생한 경우, 노멀 메모리 셀이 선택되지 않고 결함 셀을 대체하기 위하여 리던던시 셀이 선택되는 동작이 일어난다. 이때, 노멀 메모리 셀이 선택되지 않기 위하여 노멀 메모리 셀과 연결되는 워드라인 또는 비트라인이 절단되는 데, 당업자에게는 주지되는 사실이다.
제2 퓨즈 블락(14)은 제1 퓨즈 블락(12)에서 발생된 제1 리던던시 신호(rdd_1)에 응답하여 리던던시 셀로의 교체를 계속할 것인지 아니면 그 리던던시 셀로의 교체를 해제할 것인지를 나타내는 소정의 제2 메인 퓨즈(MF2)를 가진다. 제2 메인 퓨즈(MF2)가 절단되지 않은 상태는 제1 퓨즈 블락(12)의 제1 리던던시 신호(rdd_1)에 응답하여 리던던시 셀로의 교체를 계속함을 나타내고, 제2 메인 퓨즈(MF2)의 절단상태는 제1 퓨즈 블락(12)의 제1 리던던시 신호(rdd_1)에 응답하여 교체된 리던던시 셀이 불량인 경우 그 리던던시 셀로의 교체를 해제함을 나타낸다.
제2 퓨즈 블락(14)의 동작을 살펴보면, 먼저 제2 메인 퓨즈(MF2)가 절단되지않은 상태에서는 반도체 메모리 장치(미도시)에 전원(VCC)이 인가되면 제2 메인 퓨즈(MF2)를 통하여 제2 리던던시 신호(rdd_2)는 전원(VCC) 전압쪽의 전압 레벨이 된다. 이 후, "하이레벨"의 펄스신호(in)에 응답하여 트랜지스터(TN4)가 턴-온되어 제2 리던던시 신호(rdd_2)의 전압레벨을 조금 떨어뜨리지만, 뒤이은 "로우레벨"의 펄스신호(in)에 의하여 트랜지스터(TN4)가 "턴-오프"되기 때문에 제2 리던던시 신호(rdd_2)는 제2 메인 퓨즈(MF2)를 통하여 인가되는 전원(VCC) 전압레벨, 즉 "하이레벨"이 된다. 제2 리던던시 신호(rdd_2)는 트랜지스터들(TP2,TN6)로 구성되는 인버터(INV2)에 의하여 궤환되어 "하이레벨"을 유지한다. "하이레벨"의 제2 리던던시 신호(rdd_2)는 이 후에 설명될 리던던시 제어부(16)로 입력되어 제1 퓨즈 블락(12)의 제1 리던던시 신호(rdd_1)에 따라 동작 작용을 제어하도록 한다.
다음에, 제2 메인 퓨즈(MF2)가 절단된 상태에서의 제2 퓨즈 블락(14)의 동작은 다음과 같다. "하이레벨"의 펄스신호(in)에 의하여 트랜지스터(TN4)는 "턴-온"되어 제1 리던던시 신호(rdd_2)의 전압레벨은 접지 전압쪽의 전압레벨이 된다. 뒤이은 "로우레벨"의 펄스신호(in)에 의하여 트랜지스터(TN4)가 "턴-오프"되는 데, 제2 메인 퓨즈(MF2)가 절단되어 있어 제2 리던던시 신호(rdd_2)로는 더 이상 전원(VCC) 전압이 공급되지 않기 때문에 제2 리던던시 신호(rdd_2)는 계속해서 접지 전압쪽의 전압레벨, 즉 "로우레벨"이 된다. 제2 리던던시 신호(rdd_2)는 인버터(INV2)에 의하여 궤환되어 "로우레벨"을 유지한다. "로우레벨"의 제2 리던던시 신호(rdd_2)는 이 후에 설명될 리던던시 제어부(16)로 입력되어 제1 퓨즈 블락(12)의 제1 리던던시 신호(rdd_1)에 따른 동작 작용을 해제시킨다.
리던던시 제어부(16)은 제1 리던던시 신호(rdd_1) 및 제2 리던던시 신호(rdd_2)에 응답하여 리던던시 인에이블 신호(rdd_en)를 발생한다. 리던던시 제어부(16)은 구체적으로, 제1 리던던시 신호(rdd_1) 및 제2 리던던시 신호(rdd_2)를 입력으로 하는 2-입력 낸드 게이트(G2)로 구성된다.
리던던시 제어부(16)은 "로우레벨"의 제1 리던던시 신호(rdd_1) 및 "하이레벨"의 제2 리던던시 신호(rdd_2)에 응답하여 "하이레벨"의 리던던시 인에이블(rdd_en)를 발생한다. 이 때, "하이레벨"의 리던던시 인에이블 신호(rdd_en)는 "로우레벨"의 제1 리던던시 신호(rdd_1)의 동작 작용에 따라 리던던시 셀이 선택되지 않도록 하기 위하여 이 후에 설명될 리던던시 디코딩부(18)을 디세이블시킨다. 그리하여, 리던던시 동작이 일어나지 않고 노멀 메모리 셀이 선택되는 정상동작이 수행된다.
한편, "하이레벨"의 제1 및 제2 리던던시 신호(rdd_1,rdd_2)에 응답하여 리던던시 인에이블 신호(rdd_en)는 "로우레벨"이 된다. "로우레벨"의 리던던시 인에이블 신호(rdd_en)는 "하이레벨"의 제1 리던던시 신호(rdd_1)에 따라 결함 셀을 리던던시 셀로 대체하는 리던던시 동작을 수행하도록 이후에 설명될 리던던시 디코딩부(18)를 구동한다.
그리고, 리던던시 제어부(16)은 제1 리던던시 신호(rdd_1)의 전압레벨에 상관없이 "로우레벨"의 제2 리던던시 신호(rdd_2)에 응답하여 "하이레벨"의 리던던시 인에이블 신호(rdd_en)를 발생한다. "하이레벨"의 리던던시 인에이블 신호(rdd_en)는 앞서 설명한 바와 같이 리던던시 셀이 선택되지 않도록 하기 위하여 이 후에 설명될 리던던시 디코딩부(18)을 디세이블시킨다. 다시 말하면, "로우레벨"의 제2 리던던시 신호(rdd_2)는 제1 리던던시 신호(rdd_1)에 따라 결함 셀을 구제하기 위하여 대체된 리던던시 셀이 불량인 경우에 그 불량인 리던던시 셀로의 대체를 해제시키는 역할을 한다. 그리하여, 결함 셀을 구제하기 위하여 다른 리던던시 셀로 다시 대체되도록 한다.
리던던시 디코딩부(18)은 리던던시 인에이블 신호(rdd_en)에 응답하여 결함 셀 어드레스에 해당하는 리던던시 셀을 선택하는 리던던시 선택 신호(RCSL)를 발생한다. 리던던시 디코딩부(18)는 구체적으로, 다수개의 어드레스 코딩부(20,21,…27), 리던던시 디세이블부(30) 및 리던던시 디코더(40)를 구비한다. 어드레스 코딩부(20,21,…,27)는 메모리 셀을 어드레싱 하는 로우 어드레스 신호선 또는 칼럼 어드레스 신호선의 개수에 따라 다양하게 구성될 수 있는 데, 본 명세서에서는 8개의 칼럼 어드레스에 맞추어 8개의 어드레스 코딩부(20,21,…,27)를 구비하는 예에 대하여 기술된다. 어드레스 코딩부(20,21,…,27)의 설명을 위하여 제1 어드레스 코딩부(20)를 나타내는 회로가 도 2에 도시되어 있다.
도 2를 참조하면, 제1 어드레스 코딩부(20)는 소정의 퓨즈들(fs0,fs0B)를 가지고, 리던던시 인에이블 신호(rdd_en, /rdd_en)에 응답하여 퓨즈들(fs0,fs0B)의 절단 상태에 따라 어드레스 신호(CA0,CA0B)를 리던던시 어드레스(CREN0)로 전송한다.
다시, 도 1을 참조하면 리던던시 동작에 앞서, 어드레스 코딩부(20,21,…,27) 내 퓨즈들(fsi,fsiB,i=0~7)은 결함 셀 어드레스에 맞추어 미리 절단된다. 예를 들어, 본 실시예의 8개의 칼럼 어드레스로 어드레싱되는 메모리 셀들 중 칼럼 어드레스[CA7:CA0]=00000001인 메모리 셀이 불량이라고 가정하자. 그러면, 퓨즈들(fs0, fsiB,i=0~7)은 절단되지 않은 상태로 있고, 나머지 퓨즈들(fs0B,fsi,i=0~7)은 절단된다. 즉, "하이레벨"의 어드레스(CAi,CAiB,i=0~7)와 연결되는 퓨즈들(fsi,fsiB)은 절단되지 않고 "로우레벨"의 어드레스(CAi,CAiB,i=0~7)와 연결되는 퓨즈들(fsi,fsiB)은 절단된다.
계속하여, 도 2의 제1 어드레스 코딩부(20)는 "로우레벨"의 리던던시 인에이블 신호(rdd_en)에 응답하여 전송게이트들(TG1,TG2)이 "턴-온"되어, "하이레벨"의 제1 칼럼 어드레스(CA0)가 퓨즈(fs0)를 통하여 제1 리던던시 어드레스(CREN0)로 전송한다. 이때, "로우레벨"의 제1 칼럼 어드레스(CA0B)는 절단된 퓨즈(fs0B)에 의하여 제1 리던던시 어드레스(CREN0)로 전송되지 않는다.
그러므로, 도 1의 다수개의 어드레스 코딩부(20,21,…,27) 각각은 결함 셀 어드레스에 대응하여 퓨즈들(fsi,fsiB,i=0~7)이 선택적으로 절단된 상태로 코딩되어 있기 때문에, "로우레벨"의 리던던시 인에이블 신호(rdd_en)에 응답하여 "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)을 발생한다. 즉, 결함 셀 어드레스가 입력되면 "하이레벨"의 어드레스들(CAi,CAiB.i=0~7)은 절단되지 않은 퓨즈들(fsi,fsiB,i=0~7)을 통하여 "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)로 전송된다. "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)은 이 후에 설명될 리던던시 디코더(40)로 입력되어 리던던시 셀을 선택하는 리던던시 셀 선택 신호(RCSL)를 "하이레벨"로 활성화시킨다.
리던던시 디세이블부(30)는 "하이레벨"의 리던던시 인에이블 신호(rdd_en)에 응답하여 트랜지스터들(TNi,i=30~37)이 "턴-온"되어 리던던시 어드레스들(CRENi,i=0~7)을 접지전압쪽의 "로우레벨"로 셋팅한다. "로우레벨"의 리던던시 어드레스들(CRENi,i=0~7)은 이 후에 설명될 리던던시 디코더(40)로 입력되는 데, 리던던시 셀 선택 신호(RCSL)를 "로우레벨"로 비활성화시킨다. 그리하여, 리던던시 셀이 선택되지 않아 리던던시 동작이 디세이블된다.
리던던시 디코더(40)는 논리 게이트들(G3,G4,G5)로 구성되는 데, "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)에 응답하여 "하이레벨"의 리던던시 셀 선택 신호(RCSL)를 발생한다. 즉, "하이레벨"의 제1 내지 제4 리던던시 어드레스들(CRENi,i=0~3)을 입력으로 하는 4-입력 낸드 게이트(G3)의 출력이 "로우레벨"이 되고, "하이레벨"의 제5 내지 제7 리던던시 어드레스들(CRENi,i=4~7)을 입력으로 하는 4-입력 낸드 게이트(G4)의 출력도 "로우레벨"이 된다. 이 후, "로우레벨"의 4-입력 낸드 게이트들(G3,G4)의 출력을 입력으로 하는 2-입력 노어(NOR) 게이트의 출력은 "하이레벨"로 리던던시 셀 선택 신호(RCSL)가 된다. "하이레벨"의 리던던시 셀 선택 신호(RSCL)는 결함 셀을 구제하기 위하여 대체되는 리던던시 셀을 선택한다. 본 명세서에서는 리던던시 어드레스들(CRENi,i=0~7)을 디코딩하기 위하여 4-입력 낸드 게이트들(G3,G4) 및 2-입력 노어(NOR) 게이트로 구성되는 리던던시 디코더(40)가 예로서 기술되었으나, 당업자는 제공되는 "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)로부터 "하이레벨"의 리던던시 셀 선택 신호(RSCL)를 발생하는 다른 형태의 디코더 회로들을 설계하는 방법들을 안다.
이와 같은 본 발명의 리던던시 회로(10)는 메모리 셀들 중 결함 셀을 구제하기 위하여, 제1 퓨즈 블락(12) 내 제1 메인 퓨즈(MF1)의 절단 상태에 의하여 발생되는 "하이레벨"의 제1 리던던시 신호(rdd_1) 및 제2 퓨즈 블락(14) 내 제2 메인 퓨즈(MF2)의 절단되지 않은 상태에 의하여 발생되는 "하이레벨"의 제2 리던던시 신호(rdd_2)에 응답하여 "로우레벨"의 리던던시 인에이블 신호(rdd_en)를 발생한다. 결함 셀의 어드레스(CAi,CAiB,i=0~7)에 대응하여 어드레스 코딩부(20,21,…,27) 내 퓨즈들(fsi,fsiB,i=0~7)이 절단되어 코딩된 상태에서 "로우레벨"의 리던던시 인에이블 신호(rdd_en)에 응답하여 "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)을 발생한다. 이 후, "하이레벨"의 리던던시 어드레스들(CRENi,i=0~7)에 응답하여 "하이레벨"의 리던던시 셀 선택 신호(RCSL)가 발생하는 데, 결함 셀을 대체하는 리던던시 셀이 선택된다.
만약, 대체된 리던던시 셀이 불량인 경우에 리던던시 회로(10)는 제2 퓨즈 블락(14) 내 제2 메인 퓨즈(MF2)의 절단 상태에 의하여 발생되는 "로우레벨"의 제2 리던던시 신호(rdd_2)에 응답하여 "하이레벨"의 리던던시 인에이블 신호(rdd_en)를 발생한다. "하이레벨"의 리던던시 인에이블 신호는(rdd_en)는 리던던시 디세이블부(30) 내 트랜지스터들(TNi,i=30~37)을 "턴-온"시켜 "로우레벨"의 리던던시 어드레스들(CRENi,i=0~7)을 발생한다. "로우레벨"의 리던던시 어드레스들(CRENi,i=0~7)에 응답하여 "로우레벨"의 리던던시 셀 선택 신호(RCSL)가 발생되는 데, 결함 셀을 대체하고자 했던 리던던시 셀 즉, 불량인 리던던시 셀의 선택이 해제된다. 이 후, 결함 셀을 구제하기 위하여 다른 리던던시 셀이 선택되도록 다른 리던던시 회로(10)가 사용된다.
따라서, 본 발명의 리던던시 회로(10)는 결함 셀을 구제하기 위하여 리던던시 셀로 대체하고 대체된 리던던시 셀이 불량인 경우 그 리던던시 셀로의 대체를 해제하고 다른 리던던시 셀로의 대체를 구현하기 때문에, 종래의 결함 셀을 리던던시 셀로 한번밖에 구제하지 못하던 것에 비하여 결함 셀의 구제율을 향상시킨다. 그리하여 반도체 메모리 장치의 수율이 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 리던던시 회로는 결함 셀을 구제하기 위하여 대체된 리던던시 셀이 불량인 경우에 그 리던던시 셀로의 대체를 해제하고 다른 리던던시 셀로의 대체를 구현한다. 따라서, 결함 셀의 구제율을 향상시켜 반도체 메모리 장치의 수율을 향상시킨다.

Claims (6)

  1. 복수개의 노말 메모리 셀들과 복수개의 리던던시 셀들로 구성되는 메모리 셀 블락 및 상기 노말 메모리 셀들 중 결함 셀들을 구제하기 위하여 상기 리던던시 셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서, 상기 리던던시 회로는
    소정의 제1 메인 퓨즈를 가지고 상기 제1 메인 퓨즈의 절단상태에 의하여 상기 결함 셀을 상기 리던던시 셀들 중의 어느 하나인 제1 리던던시 셀로의 교체를 지시하는 제1 리던던시 신호를 발생하는 제1 퓨즈 블락; 및
    소정의 제2 메인 퓨즈를 가지고 상기 제2 메인 퓨즈의 절단상태에 의하여 상기 교체된 제1 리던던시 셀이 불량인 경우 상기 제1 리던던시 셀로의 교체를 해제하는 제2 리던던시 신호를 발생하는 제2 퓨즈 블락을 구비하며,
    상기 제1 리던던시 셀로의 교체를 해제할 때 상기 결함 셀을 상기 리던던시 셀들 중 다른 하나인 제2 리던던시 셀로 교체하고, 상기 제1 및 제2 퓨즈 블락 각각은 소정의 퓨즈를 가지고 상기 반도체 메모리 장치가 활성화되는 시작 시점에서 발생되는 소정의 펄스신호에 응답하여 상기 퓨즈의 절단상태에 의하여 제1 및 제2 리던던시 신호를 발생하는 것을 특징으로 하는 리던던시 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 리던던시 회로는
    상기 제1 및 제2 리던던시 신호에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 제어부; 및
    상기 리던던시 인에이블 신호에 응답하여 상기 결함 셀의 어드레스에 대응하는 상기 리던던시 셀을 선택하는 리던던시 셀 선택 신호를 발생하는 리던던시 디코딩부를 더 구비하는 것을 특징으로 하는 리던던시 회로.
  4. 삭제
  5. 제3 항에 있어서, 상기 리던던시 디코딩부는
    상기 메모리 셀의 어드레스 신호와 각각 연결되는 다수개의 퓨즈들을 가지고상기 결함 셀의 어드레스에 대응하여 상기 다수개의 퓨즈들이 선택적으로 절단되어, 상기 리던던시 인에이블 신호에 응답하여 상기 리던던시 셀 선택 신호를 발생하는 것을 특징으로 하는 리던던시 회로.
  6. 제3 항에 있어서, 상기 리던던시 디코딩부는
    상기 제1 리던던시 셀로의 교체를 해제할 때 상기 리던던시 인에이블 신호에 응답하여 상기 결함 셀의 어드레스에 대응되는 리던던시 어드레스를 비활성화시키는 것을 특징으로 리던던시 회로.
KR10-1999-0015204A 1999-04-28 1999-04-28 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 Expired - Fee Related KR100370232B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-1999-0015204A KR100370232B1 (ko) 1999-04-28 1999-04-28 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
US09/478,267 US6191984B1 (en) 1999-04-28 2000-01-05 Redundancy circuit capable of disabling use of redundant memory cells that are defective
US09/768,864 US6363021B2 (en) 1999-04-28 2001-01-23 Redundancy method capable of disabling and replacing redundant memory cells that are defective

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0015204A KR100370232B1 (ko) 1999-04-28 1999-04-28 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20000067411A KR20000067411A (ko) 2000-11-15
KR100370232B1 true KR100370232B1 (ko) 2003-01-29

Family

ID=19582641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0015204A Expired - Fee Related KR100370232B1 (ko) 1999-04-28 1999-04-28 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로

Country Status (2)

Country Link
US (2) US6191984B1 (ko)
KR (1) KR100370232B1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3542525B2 (ja) * 1999-07-23 2004-07-14 日本電気株式会社 半導体記憶装置
KR100586068B1 (ko) * 1999-12-20 2006-06-07 매그나칩 반도체 유한회사 메모리장치의 리페어 회로
DE10109335C2 (de) * 2001-02-27 2002-12-19 Infineon Technologies Ag Integriertes Halbleiterspeicherbauelement
US6434077B1 (en) * 2001-03-13 2002-08-13 Mosaid Technologies, Inc. Method and apparatus for selectively disabling logic in a semiconductor device
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
US6906969B2 (en) * 2002-09-24 2005-06-14 Infineon Technologies Aktiengesellschaft Hybrid fuses for redundancy
US20060001669A1 (en) 2002-12-02 2006-01-05 Sehat Sutardja Self-reparable semiconductor and method thereof
US7185225B2 (en) * 2002-12-02 2007-02-27 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US7340644B2 (en) * 2002-12-02 2008-03-04 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
KR100583107B1 (ko) * 2002-12-21 2006-05-23 주식회사 하이닉스반도체 리페어 회로
KR100904463B1 (ko) * 2002-12-30 2009-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
US6972613B2 (en) * 2003-09-08 2005-12-06 Infineon Technologies Ag Fuse latch circuit with non-disruptive re-interrogation
US7427852B2 (en) * 2004-09-03 2008-09-23 Texas Instruments Incorporated Low power control mode for power supply
KR100687042B1 (ko) * 2005-05-31 2007-02-26 삼성전자주식회사 안티퓨즈 회로 및 안티퓨즈 방법
US8339880B2 (en) * 2008-02-22 2012-12-25 Hynix Semiconductor Inc. Circuit for controlling redundancy in semiconductor memory apparatus
JP5299014B2 (ja) * 2009-03-25 2013-09-25 富士通セミコンダクター株式会社 電気フューズ切断制御回路および半導体装置
US8718079B1 (en) 2010-06-07 2014-05-06 Marvell International Ltd. Physical layer devices for network switches
JP6511739B2 (ja) * 2014-06-20 2019-05-15 富士通株式会社 冗長システムおよび冗長化方法
US10269444B2 (en) * 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
CN111916138A (zh) * 2019-05-10 2020-11-10 北京兆易创新科技股份有限公司 一种提供冗余位线的方法和装置
CN113569517B (zh) * 2021-06-29 2024-02-23 南方电网科学研究院有限责任公司 一种减小列冗余替换电路面积的电路及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置
JPH09180492A (ja) * 1995-12-26 1997-07-11 Sony Corp 半導体記憶装置
JPH09213096A (ja) * 1996-02-02 1997-08-15 Matsushita Electron Corp 半導体記憶装置
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471426A (en) * 1992-01-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Redundancy decoder
KR950000275B1 (ko) 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
EP0646866A3 (en) * 1993-09-30 1998-05-27 STMicroelectronics, Inc. Redundant line decoder master enable
KR0130030B1 (ko) * 1994-08-25 1998-10-01 김광호 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법
KR100192574B1 (ko) * 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
US5828624A (en) * 1996-12-23 1998-10-27 Cypress Semiconductor Corporation Decoder circuit and method for disabling a number of columns or rows in a memory
US5999463A (en) * 1997-07-21 1999-12-07 Samsung Electronics Co., Ltd. Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks
US6041000A (en) * 1998-10-30 2000-03-21 Stmicroelectronics, Inc. Initialization for fuse control

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories
JPH09180492A (ja) * 1995-12-26 1997-07-11 Sony Corp 半導体記憶装置
JPH09213096A (ja) * 1996-02-02 1997-08-15 Matsushita Electron Corp 半導体記憶装置

Also Published As

Publication number Publication date
US6363021B2 (en) 2002-03-26
KR20000067411A (ko) 2000-11-15
US6191984B1 (en) 2001-02-20
US20010007535A1 (en) 2001-07-12

Similar Documents

Publication Publication Date Title
KR100370232B1 (ko) 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
EP0579366B1 (en) Redundancy circuits for semiconductor memory devices
US7609580B2 (en) Redundancy program circuit and methods thereof
KR970002071B1 (ko) 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치
US4538247A (en) Redundant rows in integrated circuit memories
JP4283974B2 (ja) 半導体メモリ装置
CA2188101C (en) Semiconductor memory device having small chip size and redundancy access time
KR100375987B1 (ko) 반도체 메모리 장치의 리던던시 회로
JPS6265300A (ja) 半導体記憶装置
KR100322538B1 (ko) 래치 셀을 채용하는 리던던시 회로
KR19990023677A (ko) 용장 회로를 구비한 반도체 기억 장치
KR100304700B1 (ko) 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로
US6711074B2 (en) Circuit and method for repairing column in semiconductor memory device
JP3751810B2 (ja) 半導体メモリ装置
JP3642905B2 (ja) メモリセルアレイブロックの再編成が可能な半導体メモリ装置
US7546491B2 (en) Semiconductor memory device with standby current failure judging function and method for judging standby current failure
JP2875992B2 (ja) スペアデコーダ回路及び不良セルアドレスのコーディング方法
US20080068905A1 (en) Reparable semiconductor memory device
KR100186325B1 (ko) 메모리셀의 스페어 디코더회로
KR20070076045A (ko) 반도체 메모리 장치
KR100761400B1 (ko) 반도체메모리장치의 로우 리던던시 회로
KR100336370B1 (ko) 로오디코더를이용한로오리페어회로
KR100616491B1 (ko) 반도체메모리소자의 컬럼리던던시회로
JPH03716B2 (ko)
JPH06139796A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990428

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010219

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011017

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20020719

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20011017

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20010219

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20020819

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20020719

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20021220

Appeal identifier: 2002101003205

Request date: 20020819

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20020918

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20020819

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20020117

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20021220

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20021005

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20030116

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20030117

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20051206

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20061221

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080102

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20100114

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110103

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20111229

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20111229

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20130102

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee