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KR100366191B1 - 플랫패널디스플레이시스템및구성소자의제조방법 - Google Patents

플랫패널디스플레이시스템및구성소자의제조방법 Download PDF

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Publication number
KR100366191B1
KR100366191B1 KR1019960702317A KR19960702317A KR100366191B1 KR 100366191 B1 KR100366191 B1 KR 100366191B1 KR 1019960702317 A KR1019960702317 A KR 1019960702317A KR 19960702317 A KR19960702317 A KR 19960702317A KR 100366191 B1 KR100366191 B1 KR 100366191B1
Authority
KR
South Korea
Prior art keywords
forming
cathode
substrate
amorphous diamond
conductive
Prior art date
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Expired - Fee Related
Application number
KR1019960702317A
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English (en)
Inventor
날린 쿠마
쳉강 쉬에
Original Assignee
에스아이 다이아몬드 테크놀로지, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)

Abstract

도전선을 기판의 일면에 형성하는 디스플레이 캐소드를 제작하는 방법이 제공되어진다. 비정질 다이아몬드 영역은 도전선의 선택부에 인접해 형성되어진다. 다이오드 디스플레이 유닛(10)은 두 개의 구성 소자, 캐소드 플레이트(12)와 애노드 플레이트(14)를 포함한다. 플레이트사이에서는 시일체(16)에 의해 진공이 유지된다. 규칙적으로 이격된 필러(26)는 캐소드 플레이트(12)와 애노드 플레이트(14)를 분리시킨다. 복수의 낮은 유효 일함수 방출기 영역(24)은 기판(18)상에 배치된 도전선(20)을 따라 각각의 비정질 다이아몬드층에 의해 형성된다. 광방출 재료층(34)는 투명한 도전선을 따라 형성된다. 확장 패드 또는 리드(32)는 외부신호원과의 접속을 가능하게 해준다.

Description

플랫 패널 디스플레이 시스템 및 구성소자의 제조방법
발명의 분야
본 발명은 플랫 패널 디스플레이에 관한 것으로, 특히, 플랫 패널 디스플레이 시스템 및 구성 소자의 제조방법에 관한 것이다.
관련 출원의 상호 참조
본원과 동시에 계류중이며, 동일인에게 함께 양도되어 있는 다음의 미국 특허출원들이 관련된 자료를 포함하고 있어 여기에서 참조로 언급된다:
"다이아몬드 박막에 기초한 플랫 패널 디스플레이"이라는 표제의 미국 특허출원 제 07/851,701호(대리인 소송 번호 M0050-P01US)와;
"비정질 다이아몬드(Amorphic Diamond) 박박 플랫 전장 방출 캐소드"라는 표제의 미국 특허 제 08/071,157호(대리인 소송 번호 M0050-P03US).
전장 방출기(emitter)들은 플랫 패널 디스플레이 및 진공 극소 전자공학과 같은 다양한 분야에서 유용하다. 전장 방출계 디스플레이들은 특히 저전력 소비, 고 강도, 및 저비용을 포함하여, 사용 가능한 다른 플랫 패널 디스플레이보다 더 유리한 이점을 가지고 있다. 그러나, 전장방출계 플랫 디스플레이는 제조하기가 어려운 대단히 미세하게(micro-fabricated) 금속선단부에 의존하게 되는 단점이 있다. 금속선단부 제조 방법의 복잡성과 이로 인한 저생산률로 인해 단가가 증가하여전체 디스플레이 시스템단가에 역효과를 주게 된다.
전장 방출은, 방출 재료의 표면에 근접한 전기장이 방출 재료의 표면에 존재하는 전위벽의 폭을 좁힐 때 발생하는 현상이다. 전위벽이 좁은 것으로 인해 양자 터널링 효과가 발생하며, 이로 인해 전자들이 전위벽을 가로질러 통과하여 재료로부터 방출되게 된다. 전장 방출의 양자 역학 현상은 방출 재료내의 열에너지가 재료로부터 전자들을 방출시키는 데에 충분한 경우 발생하는 열전자방출의 고전적 현상과는 구별된다.
특정 재료의 표면으로부터 전자들의 전장 방출을 실시하는데에 요구되는 전장강도는 재료의 유효 "일함수"에 의존한다. 많은 재료들은 양의 일함수를 가지며, 이로 인해 전장 방출을 발생시키기는데 비교적 강한 전기장을 필요로 하게 된다. 세슘, 탄탈륨 나이트로드 및 트리크로미늄 모노실리사이드와 같은 다른 재료들은 낮은 일함수를 가질 수 있으며, 방출이 발생하는 데에는 강한 전장을 필요로 하지 않는다. 이러한 재료의 단적인 예로 음의 전자 친화도를 가지는 것이 있는데, 이 경우 유효 일함수는 0에 매우 가깝게 된다(<0.8eV). 도체상에 박막이 증착되어 전자 방출을 유도하는데 비교적 낮은 임계 전압을 갖는 캐소드를 형성하는 것은 2족 재료들이다.
종래 기술의 디바이스에서 전자의 전장 방출은, 원뿔(예를 들어, 극소 선단부 캐소드)의 비교적 예리한 단일점에서 국부 전기장을 증가시킬 수 있는 캐소드의 구조를 제공함으로써 증대될 수 있다. 예를 들어, 1989년 8월 15일에 스핀트 등에게 부여된 미국 특허 제 4,857,799호는 전장 방출 캐소드를 사용하는 매트릭스 어드레스 플랫 디스플레이를 개시하고 있다. 이 캐소드들은 디스플레이 지지 구조와 결합되어, 반대면 플레이트상의 대응 캐소드 발광 영역을 여기시키게 된다. 스핀트등은 매트릭스 배치의 복수의 극소 선단부 전장 방출 캐소드를 사용하며, 캐소드의 선단부들은 캐소드위의 추출 그리드의 개구와 일렬로 정렬되며, 스핀트 등의 특허에 기술된 디스플레이는 트라이오드(triode)(3개 단자) 디스플레이이다.
극소 전단부 캐소드들은 극소 선단부들이 미세한 기하학적 구조를 가지고 있기 때문에 제조하기가 어렵다. 국소 선단부들이 디스플레이 전체에 걸쳐 일정한 기하학적 구조를 갖지 않는다면, 선단부들간의 방출 변화가 발생하여, 고르지 못한 디스플레이의 발광을 초래하게 된다. 더욱이, 제조 오차가 비교적 작아야 하기 때문에, 극소 선단부 디스플레이들의 제조에는 비용이 많이 들게 된다. 따라서, 일정한 근접 오차로 대량 생산될 수 있는 캐소드를 설계하는데 상당한 노력이 기울여져 왔다.
제조 오차와 관련된 문제들을 해결하기 위한 노력들에 부가하여 추출 전장 강도를 최소화하기 위하여 비교적 낮은 유효 일함수를 갖는 방출 재료들을 선택하여 사용하는 노력이 이루어져 왔다. 그러한 노력중의 하나가 1979년 3월 30일에 프레이저 주니어 등에게 부여된 미국 특허 제 3,947,716호에 기술되어 있으며, 이 특허는 금속 흡착제가 선택적으로 증착된 전장 방출 선단부를 개시하고 있다. 더욱이, 코팅된 선단부는 감소된 일함수를 갖는 방출 평면과, 증가된 일함수를 갖는 비방출 표면과 선택적으로 퍼시트(facet)된다. 이런 방식으로 제조된 극소 선단부들은 방출 특성을 개선시키지만, 미세 기하학적 구조가 요구되기 때문에 제조하는데비용이 많이 든다. 미세 기하학적 구조에 대한 필요로 인해 극소 선단부들 사이의 방출의 일정성을 유지하기가 어렵게 된다. 그러한 단점들은 플랫 디스플레이 응용에서와 같이 극소 선단부의 대형 어레이가 요구되는 경우 극복될 수 없게 된다.
캐소드용 코팅막으로 음의 전자친화도 성분을 사용하는 캐소드에 대해 적당한 기하학적인 구조를 찾으려는 부가적 노력이 행해져 왔다. 예를 들어, 1976년 7월 20일에 스미스 등에게 부여된 미국 특허 제 3,970 887호는 극소 소형 전장 방출 전자원과 이의 제조 방법을 개시하고 있다. 이 경우에, 복수의 단결정 반도체가 돌출된 전장 방출 선단부들은 단결정 반도체 기판과 일체로 이루어져, 원하는 전장 방출 캐소드 위치에 형성되어 있다. 스미스 등에 따른 전장 방출원은 프레이저 주니어 등의 예리한 선단부를 가지는 캐소드를 필요로 하며, 따라서 상기한 단점을 또한 갖고 있다.
1981년 12월 29일에 그레이 등에게 부여된 미국 특허 제 4,307,507호는 전장 방출기 구조를 제조하는 방법을 개시하고 있다. 그레이 등은 특히 단결정 기판이 선택적으로 마스크되어 언마스크 영역이 하부에 놓인 기판상에 아일랜드(islands)를 규정하게 하는 전장 방출기 어레이 캐소드 구조를 제조하는 방법을 개시하고 있다. 언마스크 영역아래의 단결정 재료는 방향성 에칭되어 측면들이 결정학적으로로 예리한 지점에서 교차하는 구멍의 배열을 형성하게 한다. 버스타 등은 단결정 실리콘 기판을 이방성 에칭하여 기판상에 적어도 하나의 깔때기 형태의 돌출부를 형성하는 것을 포함하는 전장 방출기 제조방법을 개시하고 있다. 더욱이, 버스타등은 예리한 선단부를 가지는 캐소드의 제조 방법을 제공하고 있다.
더욱이, 예리한 선단부를 가지는 캐소드들은 1989년 8월 8일에 버스타 등에게 부여된 미국특허 제 4,885,636호와 1990년 10월 23일에 그레이 등에게 부여된 미국 특허 제 4,964,946호에 기술되어 있다. 그레이 등은 특히 소프트 레블링(soft leveling) 평면화기법(예를 들어, 스핀 온(spin-on)공정)을 사용하는 소프트 정렬된 전장 방출기 어레이의 제조공정을 개시하고 있다.
낮은 유효 일함수 재료를 사용하면 방출이 개선되지만, 상기 참조된 예리한 선단부를 가지는 캐소드들은 여전히 미세 기하학적 구조에 내재하는 단점을 가지고 있어, 예리한 선단부를 가지는 캐소드들은 제조비가 많이 들며, 어레이를 가로질러 일정한 방출이 이루어지도록 제조되기가 어렵다. 플랫 캐소드들은 이러한 단점들을 최소화시킬 수 있다. 플랫 캐소드들은 극소 선단부의 기하학적 구조가 제거되기 때문에 덜 비싸며, (어레이에서와 같이) 대량 생산이 어렵다. "다이아몬드 박막에 기초를 둔 플랫 패널 디스플레이" 라는 표제의 1992년 3월 16일에 출원된 제 07/851,701호에서는 대안적인 캐소드 구조가 최초로 개시되고 있다. 제 07/851,701은 상기된 극소 선단부를 가지는 구성과는 반대로 비교적 플랫인 방출 표면을 가지는 캐소드를 개시하고 있다. 바람직한 실시예로서, 이 캐소드는 비교적 낮은 일함수를 갖는 전장 방출 재료를 사용하고 있다. 재료가 도체층위에 증착되어 복수의 방출 위치를 형성하며, 각각의 방출 위치는 비교적 낮은 강도의 전기장에서 전자들을 전장 방출시킬 수 있다.
재료과학의 분야에서의 비교적 최근의 개발은 비정질 다이아몬드의 발견이었다. 비정질 다이아몬드의 구조와 특성은 콜린스 등의 1989년 텍사스 저널 오브 사이언스 제 41권 4호에서 발행된 "박막 다이아몬드"에서 상세히 기술되고 있다. 기술된 바에 따르면, 비정질 다이아몬드는 복수의 극소 결정자들로 이루어지며, 각각의 결정체들은 막의 제조방법에 따라서 특별한 구조를 갖는다. 이들 극소 결정체들이 형성되는 방법과 이들의 특성들은 전적으로 이해되지는 않는다.
다이아몬드는 음의 전자 친화도를 갖는다. 즉, 비교적 낮은 전기장만이 다이아몬드의 표면에 존재하는 전위벽을 좁히는 데 필요하다. 따라서, 다이아몬드는 전장 방출기 캐소드와 관련하여 사용할 때 매우 바람직한 재료이다. 예를 들어, 영국 버밍햄 B4 7ET, 아스톤 트라이앵글의 아스톤 대학의 전자공학 및 응용물리학과의 에스. 베직과 알. 브이. 래담에 의해 발행되고, 1987년 3월 29일에 수신된 "합성 수지-탄소 피막을 사용하는 증진된 냉 캐소드 방출"에서, 새로운 형태의 합성수지-탄소 전장 방출 캐소드는 약 1.5MV m-1만큼 낮은 인가 전장에서 스위치 온 되며, 보통 8MV m-1보다 크거나 같은 적절한 인가 전장에서 안정된 방출 전류를 가지는 가역 I-V특성을 가진다. 직접 전자 방출 화상 기법은 전체가 외부에 기록된 전류가 캐소드 표면위에 무작위로 분포되어 있는 고밀도의 개별 방출 위치로부터 발생됨을 보여주고 있다. 관측된 특성들은 금속-절연체-금속-절연체-진공(MIMIV)와 관련되는 두 단계의 스위치-온 과정을 포함하는 새로운 고온 전자 방출기구에 의해 설명된다. 그러나, 흑연 분말과 수지 합성물의 혼합체는 더 큰 입자를 이루게되어, 단위 면적당 입자수가 적기 때문에 방출 위치를 더 적게 한다. 더 많은 방출 위치가 만들어져 저 전압원으로부터 더욱 균일한 밝기를 만들어내는 것이 바람직하다.
유사하게, 1991년 6월 10일에 오하이어주 아테네의 오하이어 대학의 물리 천문학과와 응축물질과 표면과학 프로그램에서 씨. 왕, 에이. 가르시아, 디. 씨. 인그램, 엠. 레이크와 엠. 이. 코데쉬에 의해 발행된 "방출 전자 현미경에서 관측되는 CVD 다이아몬드 막으로부터의 냉 전장 방출"에서는, 외부 여기 없이 방출 현미경의 가속 전장에 화상을 형성하기에 충분한 강도를 갖는 전자들을 방출하는 것으로 관측되는 두꺼운 화학적 기상 증착된 "CVD" 다결정 다이아몬드막을 기술하고 있다. 개개의 비결정체들은 약 1 내지 10미크론으로 되어 있다. CVD 과정은 다이아몬드막의 증착에는 800℃를 필요로한다. 이 온도는 플랫 디스플레이에 사용되는 유리 기판을 녹이게 될 것이다.
결론적으로, 종래의 기술은, (1) 비정질 다이아몬드의 독특한 특성들을 이용할 수 없으며, (2) 전장 방출이 발생할 수 있는 확산영역을 가지는 전장 방출 캐소드를 제공할 수 없으며, (3) 각각의 캐소드 위치로부터 균일한 전자 방출을 만들어내는 데에 충분한 방출위치의 집중을 제공할 수 없어, 전자 방출에 필요한 전장을 만들어내기 위한 저전압원을 필요로 하게 되는 문제를 가지고 있다.
발명의 요약
본 발명의 일 실시예에 따르면, 기판의 일면에 인접하여 도전선을 형성하며, 도전선의 선택 부분에 인접하여 비정질 다이아몬드 영역을 형성하는 단계를 포함하는 디스플레이 캐소드를 제조하는 방법이 제공된다.
본 발명의 다른 실시예에 따르면, 기판의 일면에 인접하여 제 1의 도전재료층을 형성하는 과정을 포함하는, 다이오드 디스플레이에 사용되는 캐소드 플레이트제조 방법을 제공한다. 제 1의 도전재료층은 기판의 영역에 의해 이격된 복수의 캐소드 스트라이프(stripe)에 인접하여 형성된다. 다음으로, 마스크가 제 2의 도전재료층에 인접하여 형성되며, 이 마스크는 복수의 스페이서의 형성을 위한 장소를 규정하는 복수의 개구들을 포함한다. 다음으로, 스페이서들은 선택된 재료를 개구에 도입시킴으로써 형성된다. 제 2의 도전재료층의 일부가 선택적으로 제거되어 캐소드 스트라이프의 표면 영역들을 노출시킨다. 마지막으로, 복수의 비정질 다이아몬드 방출기 영역들은 캐소드 스트라이프의 표면의 선택된 부분에 형성된다.
본 발명의 다른 실시예에 따르면, 기판의 일면에 도전성 스트라이프를 형성하는 단계들을 포함하는, 트라이오드 디스플레이 캐소드의 화소를 제조하는 방법이 제공된다. 절연체층은 도전성 스트라이프에 인접하여 형성된다. 다음으로, 도전체층은 절연체층에 인접하여 형성되며, 도체층과 함께 패터닝 및 에칭되어 도전성 스트라이프의 복수의 개구노출부를 형성하게 된다. 개구 전체에 걸쳐 에칭이 실시되어 각 개구들의 측벽의 일부를 형성하는 절연체층부의 하부를 절단하게 된다. 마지막으로, 비정질 다이아몬드가 도전성 스트라이프의 노출부들에 형성된다.
본 발명의 다른 실시예에 따르면, 기판의 일면에서 복수의 이격된 도전성 스트라이프를 형성하는 단계를 포함하는, 트라이오드 디스플레이를 제조하는 방법이 제공된다. 절연체층은 도전성 스트라이프에 인접하여 형성되며, 절연체층에 인접한 도전체층의 형성이 이어진다. 절연체층과 도전체층이 패터닝 및 에칭되어 도전성 스트라이프의 복수의 개구노출부를 형성하게 된다. 개구 전체에 걸쳐 에칭이 실시되어 각 개구의 측벽부의 일부를 형성하는 절연체층부의 하부를 절단하게 된다. 마지막으로, 비정질 다이아몬드의 영역들이 도전성 스트라이프의 노출부에 형성된다.
본 발명의 실시예들은 종래 기술의 플랫 패널 디스플레이 구성 소자보다 상당한 장점이 있다. 본 발명의 실시예들은 비정질 다이아몬드의 독특한 특성들을 이용한다. 더욱이, 본 발명의 실시예들은 전장 방출이 발생할 수 있는 큰 확산영역을 가지는 전장 방출 캐소드를 제공한다. 부가적으로, 본 발명의 실시예들은 각각의 캐소드 위치로부터 더 균일한 전자 방출을 만들어내는 데에 충분한 방출위치의 집중을 제공할 수 있고, 전자 방출에 필요한 전장을 만들어내기 위한 저전압원을 필요로 한다.
상기의 것들은 이어지는 본 발명의 상세한 기술을 보다 더 잘 이해시키기 위해 본 발명의 특징과 기술적 장점들을 대략적으로 기술했다. 본 발명의 부가적인 특징들과 장점들은 디음에 기술되며, 이것은 청구 범위의 요지를 형성하게 된다. 개시된 개념과 특정 실시예가 본 발명의 동일 목적을 수행하기 위해 다른 구조로의 변형 또는 설계의 기반으로 이용될 수 있는 것은 이 분야의 통상의 기술자들에 의해 이해될 것이다. 또한 당업자는 등가의 구성이 청구 범위에 설명된 본 발명의 사상과 범위에서 벗어나지 않는다는 것을 이해할 것이다.
본 발명의 다른 목적과 장점들은 첨부된 도면과 도면의 설명에 의해 상세히 설명된다.
제 1a도는 본 발명에 따라 구성된 전장 방출 (다이오드) 디스플레이 유닛의 확대 분해 단면도,
제 1b도는 지지 구조 상에 장착된 제 1a도에 도시된 디스플레이 유닛의 정면도,
제 1c도는 제 1a도에 도시된 캐소드면의 정면도,
제 1d도는 제 1a도에 도시된 애노드면의 정면도,
제 2a도 내지 2l도는 제 1a도의 캐소드 플레이트의 제조 과정을 순서적으로 도시하는 일련의 확대 단면도,
제 3a도 내지 3k도는 제 1a도의 애노드 플레이트의 제조 과정을 순서적으로 도시하는 일련의 확대 단면도,
제 4a도는 본 발명에 따라 구성된 전장 방출(트라이오드) 디스플레이 유닛에 사용되는 캐소드/추출 그리드의 확대 단면도,
제 4b도는 제 4a도의 캐소드/추출 그리드에서 선택된 화소의 확대 단면도,
제 4c도는 제 4a도의 캐소드/추출 그리드를 포함하는 전장 방출 (트라이오드)디스플레이 유닛의 확대 분해 단면도,
제 5a도 내지 5k도는 제 4a도의 캐소드/추출 그리드의 제조 과정을 순서적으로 도시하는 일련의 확대 단면도,
제 6도는 극소 제조된 스페이서들이 유리 비드(glass beads)와 대치되어 있는 제 1a도에 도시된 캐소드 플레이트의 다른 실시예를 도시하는 도면,
제 7도는 고 비저항 재료가 금속 캐소드 선들과 비정질 다이아몬드막 사이에 만들어져 있는, 제 1a도에 도시된 캐소드 플레이트의 부가 실시예를 도시하는 도면,
제 8a도 내지 8b도는 제 7도에 도시된 고 비저항 재료와 페터닝된 금속 캐소드 선들을 이용하는 다른 실시예를 도시하는 도면,
본 발명의 바람직한 실시예
본 발명의 바람직한 실시예들은 동일 부분에 동일 부호로 지정된 도면 제 1도 내지 5도를 참조하여 설명된다. 제 1a도는 본 발명에 따라 구성된 전장 방출(다이오드) 디스플레이유닛(10)의 확대 분해 단면도이다. 지지 구조(인쇄된 회로 기판)(11)상에 장착된 디스플레이 유닛(10)의 대응 평면도가 제 1b도에 도시되고 있다. 디스플레이 유닛(10)은 두 개의 주요 구성 소자, 즉 캐소드 플레이트(12)와 애노드 플레이트(14)의 접층(sandwich)을 포함한다. 시일체(16)에 의해 캐소드 플레이트(12)와 애노드 플레이트(14)사이에 진공이 유지된다. 캐소드 플레이트(12)와 애노드 플레이트(14)의 반대면들의 개별 평면도들이 제 1c도 및 1d도에 각각 제공된다(제 1a도의 도면은 제 1b도, 1c도 및 1d도의 선 1a-1a에 대응한다).
다음에 제조가 상세히 설명되는 캐소드 플레이트(12)는, 복수의 이격된 도전선(스트라이프)(20)이 위에 배치되어 있는 유리(또는 그 외 광 전송 재료) 기판 또는 플레이트(18)를 포함한다. 각각의 도전선(20)은 확대 리드(22)를 포함하고 있어 임의의 선(20)의 외부 신호원(도시 생략)에 접속시키게 한다(제 1b도에서 디스플레이 유닛 패드(22)는 더 넓게 인쇄 회로 기판 리드(23)과 결합된다). 복수의 낮은 일함수 방출기 영역(24)이 소정의 거리로 이격되어 각각의 라인(20)을 따라 배치된다. 도시된 실시예에서, 낮은 일함수 방출기 영역은 각각의 비정질 다이아몬드층들에 의해 형성된다. 복수의 규칙적으로 이격된 필러(pillar)(26)가 캐소드플레이트(12)를 가로질러 제공되어, 완전히 조립된 디스플레이(10)에 캐소드 플레이트(12)와 애노드 플레이트(14)사이가 필수적으로 분리되게 해준다.
제조가 또한 추후에 설명되는 애노드 플레이트(14)는, 유사하게 복수의 이격된 투명 도전선(스트라이프)(30), 예를 들어, ITO(인듐 도핑 산화주석)가 위에 배치되어 있는 유리 기판 또는 플레이트(28)를 포함한다. 각각의 도전선(30)은 확장 패드 또는 선(32)와 결합되어, 외부 신호원(도시 생략)에 접속되게 한다(제 1b도에서 디스플레이 유닛 패드(32)는 더 넓은 인쇄 회로 기판 리드(33)와 결합된 것으로 도시된다). 형광체 또는 그 외 광 발생 재료의 층(34)은 각각의 도전선(30)이 길이를 따라 형성된다.
디스플레이 유닛(10)에서, 캐소드 플레이트(12)와 애노드 플레이트(14)는 도전선(20 및 30)이 서로 수직이 되도록 배치된다. 각각의 방출기 영역(24)은 캐소드 플레이트(12)상의 대응 도전선(20)과 애노드 플레이트(14)상의 도전선의 교차지점에 근접하여 배치된다. 선택된 방출기 영역(24)로 부터의 방출은 대응 캐소드 도전선(20)과 애노드 도전선(30)사이의 전위벽의 형성으로 유도된다. 선택된 방출기 영역(24)으로부터 방출된 전자들은 대응 애노드 선(30)상의 형광체층(34)를 때리고, 그로 인해 애노드 유리층을 통해 볼 수 있는 광을 발생시킨다.
디스플레이(10)의 작동의 더 완전한 설명을 위해서는, 미국 특허 출원 제 08/071,157호(대리인 번호 M0050-P03US)를 참조하면 된다.
본 발명에 따른 다이오드 디스플레이 캐소드 플레이트(12)는 제 2a도 내지 2l도에 도시된 실시예를 참조하여 설명된다. 제 2a도에서, 도전 재료층(20)은 유리플레이트(18)의 선택된 면(18)을 가로질러 형성된다. 도시된 실시예에서, 유리 플레이트(18)는 도전층(20)의 형성에 앞서 종래의 방법에 의해 화학적으로 세정된 1.1mm두께의 소다 석회 유리 플레이트를 구성한다.
도시된 실시예에서 도전층(20)은 1400Å 두께의 크롬층을 구성한다. 다른 재료와 방법들도 도전층(20)의 형성에 사용될 수 있다. 예를 들어, 도전층(20)은 구리, 알루미늄, 몰리브뎀, 티타늄 또는 이들의 조합으로 이루어진 층일 수도 있다. 스퍼터링에 대한 대안으로서, 증착 또는 레이저 삭마(laser ablation) 기술이 도전층(20)의 형성에 사용될 수 있다.
제 2b도에서, 포토레지스트의 층은 도전층(20)의 일면을 가로질러 회전된다. 포토레지스트는 예를 들어, 1.5mm의 Shipley 1813 포토레지스트의 층일 수 있다. 다음으로, 제 2c도에 도시된 바와 같이, 포토레지스트(38)는 노출 및 현상되어 캐소드 도전선들(20)의 경계와 위치를 규정하는 마스크를 형성하게 된다. 다음으로, 제 2d도에서, 데스컴 단계(descum step)(예를 들어, 건식 에칭 기법을 사용하여 달성됨)에 이어서, 도전층(20)이 에칭되며, 층(20)의 잔류부들이 원하는 도전선(20)이 되게 된다. 바람직한 실시예에서, 제 2d도에 도시된 에칭 단계는 습식 에칭(38)이다. 제 2e도에서, 포토레지스트(36)의 잔류부들은 예를 들어, 적당한 습식 에칭 기법을 사용하여 제거된다.
제 2f도에서, 제 2의 도전체층(40)이 공작물의 일면을 가로질러 형성된다. 도시된 실시예에서, 도전층(40)은 500Å의 티타늄층, 2500Å의 구리층과 500Å의 제 1의 티타늄층을 연속적으로 스퍼터링하여 형성된다. 다른 실시예에서, 크롬-구리-티타늄과 같은 금속들은 증착과 같은 막형성기법에 의해 형성될 수 있다. 다음에, 제 2g도에서 나타낸 바와 같이, 포토레지스트층(42)은 도전층(40)의 일면을 가로질어 회전되고, 노출 및 현상되어 필러(스페이서)(26)와 패드(리드)(22)의 경계와 위치를 규정하는 마스크를 형성하게 된다. 포토레지스트(42)는 13㎛두께의 AZP4620 포토레지스트막일 수 있다.
데스컴(드라이 에칭 기법을 이용하여 다시 실행될 수 있음)에 뒤이어, 제 2h도에서 나타낸 바와 같이, 영역(44)이 포토레지스트(42)의 개구에 형성되게 된다. 설명되는 실시예에서 영역(44)은 개구에 티타늄을 에칭한 후에 25㎛의 구리나 니켈의 전기분해 도금에 의해 형성된다. 도금단계 이후에, 포토레지스트(42)는 제 2i 도에서 나타낸 바와 같이, 80℃의 온도에서 예를 들어 WAYCOAT 2001을 이용하여 제거된다. 도전체층(40)은 제 2j도에서 나타낸 바와 같이 선택적으로 에칭된다. 본 실시예에서는, 무 HF(non-HF) 습식 에칭이 이용되어 구리/티타늄막(40)을 제거함으로써 티타늄/구리/티타늄막(40)위에 구리막(44)층으로 이루어진 필러(26)와 패드(22)을 남기게 한다.
제 2k도에서, 구리, 몰리브뎀 또는 방출기 영역(24)의 경계를 형성하는 니켈 또는 코바와 같은 바람직한 자기재료로 제조된 금속마스크(46)가 캐소드 플레이트의 상부에 위치되고 스페이서와 라인에 적당히 일렬되게 된다. 방출기 영역(24)는 다음에 전체가 비정질 구조인 복수의 다이아몬드 마이크로-결정체로 이루어진 비정질 다이아몬드막의 형성에 의해 마스크를 통해 노출되는 영역에 제조되게 된다. 제 2k도에서 설명된 실시예에서, 비정질 다이아몬드는 레이저 삭막을 이용하여 금속마스크(46)의 개구를 통해 형성된다. 그러나 본 발명은 레이저 삭막 기법에 한정되지 않는다. 예를 들어, 전체가 비정질 구조인 극소 결정체를 가지는 방출기 영역(24)은 레이저 플라즈마 증착, 화학적 기상 증착, 이온빔 증착, 스퍼터링, 저온 증착(500℃이하), 증기증착, 음극아크 증착, 레이저 음파증착, 유사 기법, 또는 이들의 결합을 이용하여 형성될 수 있다. 이 과정은 콜린 등에 의해 1989년 1월 미국 물리학 협회에 의해 발간된 "비정질 다이아몬드의 레이저 플라즈마원"에 기술되어 있다.
일반적으로 레이저형성동안 환경 조건에 따라 어느정도는 우연히 달라지게 되는 일정 분자 구조를 가지는 극소 결정체가 형성된다. 임의의 주위 압력과 온도에서, 일정 퍼센티지의 결정이 SP2(탄소 분자의 2차원 결합)으로 나타나는 한편, 약간 적은 퍼센티지가 SP3(탄소 분자의 3차원 결합)구조로 나타나게 된다. SP3구조의 다이아몬드 극소 결정체의 전자 친화력은 SP2구조의 극소 결정체의 친화력보다 적다. 따라서, SP3구조의 극소 결정체가 방출영역(24)의 방출위치가 된다. 비정질 다이아몬드의 장점을 완전히 이해하기 위해서, 동시에 계류중이며 동일인에게 함께 양도되어 있는 미국 특허 출원번호 08/071,157(대리인 번호 M0050-P03US)가 여기에 참조되고 있다.
마지막으로, 제 21도에서, 이온빔 밀링, 또는 유사한 기법이 라인(20)간의 경로들사이의 누출경로를 제거하는 데에 이용된다. 부가하여 다른 종래의 세정방법(마이크로제조 기법에 통상 사용)은 비정질 다이아몬드증착동안 발생된 큰 탄소(또는 아연) 분자를 제거하는 데에 사용된다. 경계근처의 과도한 유리판(18)을세정 및 트리밍처리한 데에 이어서, 캐소드 플레이트(12)는 애노드 플레이트(14)로 조립될 준비가 갖춰진다.
본 발명의 원리에 따라 애노드플레이트(14)를 제조하는 것이 제 3a-3k도의 실시예를 설명하여 이하 설명된다. 제 3a도에서, 도전재료층(30)은 유리판(28)의 선택면을 가로질러 형성된다. 본 실시예에서는, 유리판(28)은 종래의 공정에 의해 미리 화학적으로 세정된 1.1mm 두께의 소다 석회 유리로 이루어진다. 본 실시예에서 투명한 도전층(30)은 스퍼터링에 의해 형성된 2000Å두께의 인듐 도핑 산화주석으로 이루어진다.
다음에 제 3b도를 참조하여, 포토레지스트층(50)이 도전층(30)의 표면을 가로질러 회전된다. 포토레지스트층은 예를 들어 1.5㎛의 Shipley 1813 포토레지스트층일 수 있다. 다음에, 제 3c도를 참조하여, 포토레지스트(50)은 노출 및 현상되어 애노드라인(30)의 경계 및 위치를 형성하는 마스크를 형성한다. 다음에, 제 3d도에서, 종래의 데스컴 단계에 뒤이어, 도전층(30)이 에칭되고, 이 층(30)중 잔류부가 원하는 라인(30)이 되게 된다. 제 3e도에서는, 포토레지스트(50)의 나머지부가 제거된다.
제 3f도에서 제 2의 도전체층(52)이 공작물의 표면을 가로질러 형성된다. 본 실시예에서 도전층(52)이 500Å의 티타늄층, 2500Å의 구리층, 및 500Å의 제 2의 티타늄층을 연속적으로 스퍼터링하여 형성된다. 다른 실시예에서는, 제 2f도에서 나타낸 유사한 단계에 관련하여 상술하고 있는 바와 같이, 다른 금속과 제조공정이 이 단계에서 이용될 수 있다. 다음에, 제 3g도에서 설명되고 있는 바와 같이, 포토레지스트층(54)이 도전층(52)의 표면을 가로질러 회전되고, 노출 및 현상되어 패드(리드)(32)의 경계 및 위치를 규정하는 마스크를 형성하게 된다.
데스컴에 뒤이어, 제 3h도에서 설명되고 있는 바와 같이, 포토레지스트(54)의 개구에 전도재료(56)의 플러그를 형성하여 패드(리드)(32)가 완성되게 된다. 본 실시예에서, 패드(32)는 10㎛의 구리를 전기분해 도금하여 형성된다. 도금단계에 뒤이어, 포토레지스트(54)가 제 3i도에서 나타낸 바와 같이, 80℃의 온도에서 예를 들어 WAYCOAT 2001을 이용하여 제거된다. 도전체층(52)의 노출부는 제 2j도에서 나타낸 바와 같이 에칭된다. 제 3j도에서, 무 HF 습식 에칭이 이용되어 티타늄/구리/티타늄층(52)의 노출부를 제거하여 도전성 스트라이프(30)의 대응부와, 티타늄/구리/티타늄막(52)의 잔류부와, 도전성 플러그(56)의 적충물로 이루어지는 패드(32)를 남기게 한다. 무 HF 에칭제의 이용으로 아래에 놓이는 유리(28)에 손상줄 가능성을 없앨 수 있다.
경계 주위의 과도한 유리를 세정 및 제거한 후에, 형광층(34)이 제 3k도에서 나타낸 바와 같이 애노드라인(30)의 실질적인 부분을 가로질러 선택적으로 형성된다. 형광층, 즉 본 실시예에서 분말의 산화아연(ZnO)층은 전기영동과 같은 종래의 전기 도금방법을 이용하여 형성될 수 있다.
제 1a도 및 제 1d도에서 도시된 디스플레이 유닛(10)은 캐소드 플레이트(12)와 애노드 플레이트(14)로부터 조립될 수 있다. 나타낸 바와 같이, 각 플레이트는 표면 대 표면이 마주보게 배치되어 유닛(10)의 전 주변을 따라 연장된 시일체를 이용하여 10 torr의 진공으로 밀폐된다. 그러나, 본 실시예에서, 시일체(16)는 레이저 시일링 또는 TORR_SEAL(상표임) 에폭시와 같은 에폭시에 의해 제조될 수 있다.
트라이오드 디스플레이 유닛(62)(제 4c도)의 캐소드/그리드 조립체(60)를 설명하는 제 4a도를 이제 참조한다. 캐소드/그리드 조립체(60)는 복수의 병렬 캐소드라인(스트라이프)(64)과 복수의 위에 놓인 추출 그리드 라인 또는 스트라이프(66)를 포함한다. 임의의 캐소드 스트라이프(64)와 추출용 라인(66)의 각 교차부에 "화소"(68)가 배치되게 된다. 보통의 "화소"(68)의 확대된 단면도가 제 4a도의 선 4b-4b를 따른 제 4b도에서 나타내고 있다. 제 4a도의 선 4c-4c를 따라서 본, 애노드 플레이트(70)가 적소에 있는 트라이오드 디스플레이 유닛(62)에 있어서 선택된 화소(68)의 확대 단면도가 제 4c도에서 도시되고 있다. 스페이서(69)는 애노드 플레이트(70)와 캐소드/그리드 조립체(60)를 분리시킨다.
캐소드/그리드 조립체(60)는 유리층 또는 기판(72)의 일면을 거쳐 형성된다. 임의의 화소(68)에서, 복수의 저 일함수 방출기 영역(76)이 대응하는 도전성 캐소드 라인(64)에 인접하여 배치된다. 스페이서(78)는 캐소드 라인(64)와 상호 교차하는 추출 그리드 라인(66)들을 분리시킨다. 각 화소(68)에서, 복수의 개구(80)는 그리드 라인(66)을 통해 배치되며 대응하는 캐소드 라인(64)상의 방출기 영역(76)과 일렬된다.
애노드 플레이트(70)은 복수의 투명한 애노드 스트라이프 또는 라인(84)이 위에 배치되어 있는 유리기판(82)을 포함한다. 형광층(86)은 각 애노드 라인의 노출표면상에, 적어도 각 화소(68)의 영역에 배치된다. 모노크롬 디스플레이를 위해서는, ZnO와 같은 패터닝되지 않은 형광체만이 필요하다. 그러나, 색상 디스플레이가 필요한 경우, 화소에 대응하는 애노드 플레이트(70)상의 각 영역은 세 개의 다른 색상의 형광체를 가진다. 애노드 플레이트(70)의 제조는, 도전성 애노드 라인(84)이 패터닝 및 에칭되어 조립된 트라이오드 디스플레이 유닛(62)의 캐소드 라인(64)에 평행하에 배치되는 것을 제외하고는 상술한 바와 동일하다.
본 발명의 원리에 따른 캐소드/그리드 조립체(60)의 제조는 제 5a-5k도에서 설명된 실시예와 관련하여 설명된다. 제 5a도에서, 도전재료층(64)이 유리판(72)의 선택된 표면을 가로질러 형성된다. 본 실시예에서, 유리판(72)은 도전층(64)의 형성 이전에 종래의 공정으로 화학적으로 세정된 1.1mm 두께의 소다 석회 유리로 이루어진다. 본 실시에에서 도전층(64)은 1400Å 두께의 크롬층으로 이루어진다. 제 2a도의 도전층(20)과 제 3a도의 도전층(30)에 관련하여 상술한 바와 같이, 다른 재료와 제조공정이 도전층을 형성하는 데에 사용될 수 있다.
다음에 제 5b도를 참조하여, 포토레지스트층(92)은 도전층(64)의 표면을 가로질러 회전된다. 포토레지스트는 예를 들어 1.5㎛의 Shipely 1813 포토레지스트일 수 있다. 다음에, 제 5c도에서 도시되고 있는 바와 같이, 포토레지스트(92)는 노출 및 현상되어 캐소드 라인(64)의 경계 및 위치를 규정하는 마스크를 형성한다. 다음에 종래의 데스컴(예를 들어 건식 에칭공정에 의해 실행됨)에 뒤이어 제 5d도에서, 도전층(64)이 에칭되어 원하는 라인(64)을 남기게 한다. 제 5e도에서, 포토레지스트(92)중 잔류부가 제거된다.
다음에, 제 5f도에서 나타낸 바와 같이, 절연체층(94)이 공작물의 일표면을 가로질러 형성된다. 본 실시예에서, 절연체층(94)은 공작물의 표면을 가로질러 스퍼터링된 2㎛두께의 이산화실리콘(SiO2)층으로 이루어진다. 금속층(66)은 절연체층(94)을 가로질러 형성된다. 본 실시예에서, 금속막은 스퍼터링에 의해 공작물에 걸쳐 형성되는 5000Å두께의 티타늄-텅스템(Ti-W)층으로 이루어진다. 다른 실시예에서는, 다른 금속 및 제조공정이 사용될 수 있다.
제 5g도는 단일 화소(68)로 집중된 제 5f도의 일부의 확대 단면도이다. 제 5g도에서, 1.5㎛두께의 Shipley 1813 레지스트층일 수 있는 포트레지스트층(98)이 금속층(96)상에서 회전된다. 포토레지스트(98)는 노출 및 현상되어 추출 그리드 라인(66)과 개구(80)가 관통되어 형성되게 한다. 데스컴에 뒤이어, 금속층(66)(본 실시예에서 Ti-W)와 절연층(94)(본 실시예에서 SiO2)는 제 5h도에서 나타낸 바와 같이 에칭되어 스페이서(78)를 남긴다. 반응성 이온 에칭 공정은 이 에칭단계에 사용되어 측벽(100)이 수직인 것을 확실하게 한다. 제 5i도에서, 포토레지스트층(98)의 잔류부는 80℃의 온도에서 예를 들어 WAYCOAT 2001을 이용하여 제거된다.
포토레지스트 제거이후에, 제 5j도에서 나타낸 바와 같이 절연체층(94)의 하부를 잘라내는 습식에칭이 실행되어 스페이서(78)을 형성한다. 다시 말해, 습식 에칭의 측벽은 예를 들어 버퍼-HF 수용액을 이용하여 성취될 수 있다. 캐소드/그리드 구조(62)는 방출기 영역(76)의 형성으로 완성된다. 제 5k도에서, 금속 마스크(102)가 형성되어 방출기 영역(76)의 경계 및 위치를 규정하게 된다. 방출기 영역(76)은 전체가 비정질 구조인 복수의 다이아몬드 극소 결정체로 이루지는 비정질 다이아몬드막의 형성으로 제조된다. 제 5j도에서 설명되는 실시예에서, 비정질 다이아몬드는 레이저 삭막을 이용하여 금속 마스크(102)의 개구를 통해 형성된다. 그러나, 본 발명은 레이저 삭막의 기법에 제한되지 않는다. 예를 들어, 전체가 비정질구조인 극소 결정체를 가지는 방출기 영역(76)은 레이저 플라즈마 증착, 화학적 기상 증착, 이온빔 증착, 스퍼터링, 저온(500℃이하) 증착, 증기증착, 음극아크 증착, 자기적 분리 음극아크 증착, 레이저 음파증착, 유사 기법, 또는 이들의 결합을 이용하여 형성될 수 있다. 이러한 비정질 다이아몬드 방출기 영역(76)의 장점은 다이오드 디스플레이 유닛(10)에 대한 상술동안에 이미 설명되고 있으며 여기에서 상호 참조되고 있다.
제 6도는 캐소드 플레이트(12)의 다른 실시예를 나타내고 있다. 이 경우에, 단계2f-2j에서 나타낸 스페이서(44)의 제조는 필요하지 않다. 그 후에, 유리, 사파이어, 폴리머 또는 25미크론 직경의 유리비드(104)와 같은 금속 비드 또는 파이버가 제 6도에서 나타내고 있는 바와 같이 스페이서로 사용된다. 유리비드(104)는 레이저 용접, 증착된 인듐 또는 아교에 의해 기판에 부착될 수 있다. 다른 방법으로, 유리비드(104)는 애노드 및 캐소드 플레이트의 조립체에 의해 적소에 고정될 수 있다.
제 7도는 캐소드 플레이트(12)의 다른 실시예를 나타낸다. 이 경우에, 비정질 실리콘과 같은 고 비저항 재료의 박막(106)이 금속라인(20)과 비정질 다이아몬드막 영역(24)사이에 증착된다. 박막(106)은 임의의 화소의 개별 방출위치의 자기전류제한을 원조하여 화소 균일성을 증진시킨다. 또한 제 7도에서 나타낸 바와 같이, 각 다이아몬드층(24)은 더 적게 파손된다. 제 7도에서 나타낸 실시예는 레이저삭막, e-비임 증착 또는 열 증착기법을 이용하여 제 2k도(비정질 다이아몬드 영역(24)의 형성전)에서 나타낸 제조단계동안에 금속마스크(46)를 통해 고 비저항 재료를 증착하여 제조될 수 있다. 비정질 다이아몬도는 고 비저항층(106)의 상부에 증착된다. 제 7도에서 나타낸 더 적게 파손된 층(24)을 형성하기 위해서, 비정질 다이아몬드막이 와이어 메시(도시 생략)을 통해 방향되게 되어 금속 마스크(46)과 박막(106)사이에 끼워지게 한다. 바람직한 실시예에서, 크고 적은 개구가 원하는 화소 크기에 따라서 사용될 수 있지만, 와이어 메시는 약20∼40㎛의 개구가 관통되어 있다.
제 8a도 및 제 8b도에서는, 패터닝된 금속 라인(20)을 가지는 캐소드의 부가되는 실시예가 도시되고 있다. 이 경우에, 개구(108)은 금속 라인(20)과 고 비저항층(106)을 관통하여 개방되어 있다. 비정질 다이아몬드 박막(24)은 고 비저항 재료(106)에 인접하여 배치된다. 제 8a도 및 제 8b도에서 나타낸 실시예에서, 다이아몬드 비정질막(24)은 상술한 바와 같이 패터닝된다.
여기에서 서술되고 있는 실시예에서는, 다이아몬드막은 랜덤 형태학을 이용하여 제조될 수 있다. 이온비임 에칭, 스퍼터링, 양극화, 스퍼터증착 및 이온원조주입과 같은 몇가지 제조방법은 포토리소그래피를 이용하지 않고 서브미크론 크기의 초미세 랜덤 특성을 생성한다. 이러한 방법은 "에칭 마스크로 랜덤하게 위치된 원자핵을 이용하여 전기장방출디바이스 제조방법"으로 표제되어 동시 계류중이며 동일인에게 함께 양도된 미국 특허 출원번호 08/052,958에서 설명되고 있다.
캐소드 플레이트(12)에 대해 제 6-8도에서 나타낸 실시예의 원리는 트라이오드 디스플레이 유닛(62)의 캐소드/그리드 조립체(60)의 제조에 적용될 수 있다(제 4c도).
스페이서가 캐소드 플레이트에 배치되게 도시되고 있지만, 스페이서는 애노드 플레이트에 배치되거나, 본 발명에 따라 캐소드 및 애노드 플레이트에 배치 및 일렬될 수도 있음에 주목해야 한다.
본 발명과 그 장점이 상세히 기술되고 있지만, 여러 변형, 대체가 청구범위에 의해 한정된 본 발명의 정신과 영역에서 벗어나지 않고 행해질 수 있음이 이해될 것이다.

Claims (13)

  1. 기판의 표면에 인접하여 도전선을 형성하는 단계와;
    상기 도전선중 선택된 부분에 인접하여 비정질 다이아몬드의 영역을 형성하는 단계를 포함하는 디스플레이 캐소드를 제조하는 방법에 있어서,
    상기 도전선 형성단계는;
    상기 표면에 인접하여 도전체층을 형성하는 단계와;
    상기 도전체층에 인접하여 포토레지스트층을 형성하는 단계와;
    상기 포토레지스트층을 노출 및 현상하여 상기 도전선의 경계를 규정하는 마스크를 형성하는 단계와;
    상기 마스크를 통해 상기 도전체층을 에칭함으로써 상기 도전선을 형성하는 단계를 포함하는 것을 특징으로 하는 디스플레이 캐소드 제조방법.
  2. 다이오드 디스플레이 유닛에 사용되는 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 표면에 인접하여 제 1의 도전재료층을 형성하는 단계와;
    상기 제 1의 도전재료층을 패터닝 및 에칭하여, 상기 기판의 영역에 의해 이격된 복수의 캐소드 스트라이프를 형성하는 단계와;
    상기 캐소드 스트라이프들과 이들 사이의 기판 영역에 인접하여 제 2의 도전재료층을 형성하는 단계와;
    복수의 스페이서가 형성되는 위치를 규정하는 복수의 개구를 가지는 마스크를 상기 제 2의 도전재료층에 인접하여 형성하는 단계와;
    선택된 재료를 상기 개구내로 도입하여 상기 복수의 스페이서를 형성하는 단계와;
    상기 제 2의 도전재료층의 일부를 선택적으로 제거하여 상기 캐소드 스트라이프들의 표면영역을 노출시키는 단계와;
    상기 캐소드 스트라이프의 표면영역중 선택된 부분에 복수의 비정질 다이아몬드 방출기 영역을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드 플레이트 제조방법.
  3. 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 일면에 인접하여 도전체층을 형성하는 단계와;
    상기 도전체층을 패터닝 및 에칭하여 상기 기판의 끼워넣어진 영역에 의해 이격되는 복수의 캐소드 스트라이프들을 형성하는 단계와;
    상기 캐소드 스트라이프들중 선택된 표면영역에 복수의 비정질 다이아몬드 방출기 영역을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드플레이트 제조방법.
  4. 제3항에 있어서,
    상기 비정질 다이아몬드 영역을 형성하는 단계는, 레이저 삭막에 의해 비정질 다이아몬드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드플레이트 제조방법.
  5. 트라이오드 픽셀 디스플레이 캐소드의 화소를 제조하는 방법에 있어서,
    기판의 표면에 도전성 스트라이프를 형성하는 단계와;
    상기 도전성 스트라이프에 인접하여 절연체층을 형성하는 단계와;
    상기 절연체층에 인접하여 도전체층을 형성하는 단계와;
    상기 절연체층과 도전체층을 패터닝 및 에칭하여 상기 도전성 스트라이프의 일부를 노출시키는 복수의 개구를 형성하는 단계와;
    각각의 개구의 측벽의 일부를 형성하는 절연체층부분의 밑부분을 잘라내기 위하여 상기 개구를 통해 에칭하는 단계; 및
    상기 도전성 스트라이프의 노출부분에 비정질 다이아몬드의 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트라이오드 픽셀 디스플레이 캐소드의 화소 제조방법.
  6. 제 5항에 있어서,
    상기 비정질 다이아몬드의 영역을 형성하는 단계는, 레이저 삭막에 의해 비정질 다이아몬드의 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트리오드 픽셀 디스플레이 캐소드의 화소 제조방법.
  7. 트라이오드 디스플레이 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 일면에 복수의 이격된 도전성 스트라이프를 형성하는 단계와;
    상기 도전성 스트라이프에 인접하여 절연체층을 형성하는 단계와;
    상기 절연체층과 상기 도전체층을 패터닝 및 에칭하여 상기 도전성 스트라이프의 일부를 노출시키는 복수의 개구를 형성하는 단계와;
    각각의 개구의 측벽의 일부를 형성하는 절연체층부분의 밑부분을 잘라내기 위하여 상기 개구를 통해 에칭하는 단계와;
    상기 도전성 스트라이프의 노출부에 비정질 다이아몬드의 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트라이오드 디스플레이 캐소드 플레이트 제조하는 방법.
  8. 제 7항에 있어서,
    상기 비정질 다이아몬드 영역을 형성하는 단계는, 레이저 삭막에 의해 비정질 다이아몬드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트라이오드 디스플레이 캐소드 플레이트 제조방법.
  9. 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 일면에 인접하여 도전체층을 형성하는 단계와;
    상기 도전체층을 패터닝 및 에칭하여 상기 기판의 인터리브된 영역사이에 이격된 복수의 캐소드 스트라이프를 형성하는 단계와;
    상기 기판이 끼워넣어진 영역내에 복수의 스페이서를 배치 형성하는 단계와;
    상기 캐소드 스트라이프중 선택된 영역에 복수의 비정질 다이아몬드 방출기 영역을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드플레이트 제조방법.
  10. 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 표면에 인접하여 도전체층을 형성하는 단계와;
    도전체층을 패터닝 및 에칭하여, 상기 기판의 끼워넣어진 영역에 의해 이격된 복수의 캐소드 스트라이프를 형성하는 단계와;
    상기 캐소드 스트라이프의 일부에 인접하여 고 비저항 재료의 영역을 선택적으로 형성하는 단계와;
    고 비저항 재료 영역중 선택된 영역에 복수의 비정질 다이아몬드 방출기 영역을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드 플레이트 제조방법.
  11. 제 10항에 있어서,
    상기 복수의 비정질 다이아몬드 영역을 형성하는 단계는, 랜덤 형태학(random morphology)을 이용하여 복수의 비정질 다이아몬드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드 플레이트 제조방법.
  12. 캐소드 플레이트를 제조하는 방법에 있어서,
    기판의 일면에 인접하여 도전체층을 형성하는 단계와;
    상기 도전체층을 패터닝 및 에칭하여 상기 기판이 끼워넣어진 영역에 의해 이격되며 자신을 통과하여 상기 기판의 아래 놓이는 영역을 노출시키는 복수의 개구를 포함하는 복수의 캐소드 스트라이프를 형성하는 단계와;
    상기 캐소드 스트라이프들을 통해 상기 개구내에 고 비저항 재료의 영역을 선택적으로 형성하는 단계와;
    고 비저항 재료의 영역중 선택된 영역에 복수의 비정질 다이아몬드 방출기 영역을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드 플레이트 제조방법.
  13. 제 12항에 있어서,
    상기 고 비저항 재료 영역중 선택된 영역에 상기 복수의 비정질 다이아몬드 방출기 영역을 형성하는 단계는, 랜덤 형태학을 이용하여 비정질 다이아몬드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 캐소드 플레이트 제조방법.
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