KR100364420B1

KR100364420B1 - 드리블 비트 제거장치

Info

Publication number: KR100364420B1
Application number: KR1019990058560A
Authority: KR
Inventors: 이형중
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-17
Filing date: 1999-12-17
Publication date: 2002-12-11
Anticipated expiration: 2019-12-17
Also published as: KR20010056893A

Abstract

본 발명은 드리블 비트 제거장치에 관한 것으로, 종래에는 드리블 비트를 제거하기 위한 버퍼의 사용방법이 복잡하고, 또한 드리블 비트를 제거하기 위한 버퍼의 사용이 많아 회로 면적이 커지고 전력소모가 증가하는 문제점이 있었다. 따라서, 본 발명은 PHY칩에 있어서, 종단에 드리블 비트를 포함하는 데이터 패킷을 입력받아 이를 디먹싱하여 출력하는 디멀티플렉서와; 상기 디멀티플렉서에서 출력되는 데이터 패킷을 소정 비트 단위로 순차적으로 저장하다가, 각기 드리블 비트가 저장되는 시점에 상대편 버퍼의 데이터만 패러럴하게 출력하는 제1,제2 버퍼와; 상기 제1,제2 버퍼에서 출력되는 데이터를 교번동작으로 입력받아 소정 비트 단위로 다중송신하는 멀티플렉서로 구성하여 간단히 드리블 비트를 제거함으로써 회로의 복잡성을 감소시킴과 아울러 전력소모를 저감시킬 수있는 효과가 있다.

Description

드리블 비트 제거장치{DRIBBLE BIT REMOVE APPARATUS}

본 발명은 드리블 비트 제거장치에 관한 것으로, 특히 드리블 비트를 제거하기위한 회로의 복잡성을 대폭 감소시켜 회로의 면적을 감소시킬 수 있도록 한 드리블 비트 제거장치에 관한 것이다.

일반적으로, 1394 프로토콜에서 모든 패킷은 데이터/스트로브 코딩회로를 정상적으로 동작시키기 위하여 드리블(Dribble) 비트를 붙여 발신하고, 이에 따라 모든 PHY칩은 패킷을 수신한후 그 결과를 버퍼에 저장한후 패킷의 전송속도에 따라 1,3,7비트의 드리블(Dribble) 비트를 제거하는데, 이와같은 종래 드리블 비트 제거장치를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 종래 드리블 비트 제거장치에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 수신된 패킷 데이터를 입력받아 그 패킷 데이터의 끝이 검출되면 드리블 비트를 제거하여 출력하는 드리블 비트 제거부(11)와, 상기 드리블 비트 제거부(11)의 출력신호를 입력받아 이를 버퍼링하여 패러럴 데이터로 출력하는 디시리얼라이저(10)로 구성되며, 이와같은 종래 장치의 동작을 설명한다.

먼저, 드리블 비트 제거부(11)는 수신된 패킷 데이터를 입력받아 그 패킷 데이터의 끝이 검출되면 드리블 비트를 제거하여 출력하고, 디시리얼라이저(10)는 상기 드리블 비트 제거부(11)의 출력신호를 입력받아 이를 버퍼링하여 패러럴 데이터로 출력한다.

보다 상세하게, 상기 드리블 비트 제거부(11)는 패킷 수신되면 이를 버퍼에 저장한 다음 그 패킷 완료되었음을 알게 되면 복잡한 버퍼링 과정을 통해 드리블 비트를 제거한다.

이때, 상기 디시리얼라이저(10)는 일종의 버퍼회로로 구현되는데, 상기 드리블 비트 제거부(10)로부터 고속의 시리얼 데이터를 저속의 패러럴 데이터로 전환하기 위하여 버퍼링을 수행한다.

그러나, 상기와 같은 종래 장치는 드리블 비트를 제거하기 위한 버퍼의 사용방법이 복잡하고, 또한 드리블 비트를 제거하기 위한 버퍼의 사용이 많아 회로 면적이 커지고 전력소모가 증가하는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 드리블 비트를 제거하기위한 회로의 복잡성을 대폭 감소시켜 회로의 면적을 감소시킬 수 있도록 한 드리블 비트 제거장치를 제공함에 그 목적이 있다.

도1은 종래 드리블 비트 제거장치에 대한 구성을 보인 블록도.

도2는 본 발명 드리블 비트 제거장치에 대한 구성을 보인 블록도.

*****도면의 주요부분에 대한 부호의 설명*****

100:디멀티플렉서 200,300:버퍼

400:멀티플렉서

상기와 같은 목적을 달성하기 위한 본 발명은 PHY칩에 있어서, 종단에 드리블 비트를 포함하는 데이터 패킷을 입력받아 이를 디먹싱하여 출력하는 디멀티플렉서와; 상기 디멀티플렉서에서 출력되는 데이터 패킷을 소정 비트 단위로 순차적으로 저장하다가, 각기 드리블 비트가 저장되는 시점에 상대편 버퍼의 데이터만 패러럴하게 출력하는 제1,제2 버퍼와; 상기 제1,제2 버퍼에서 출력되는 데이터를 교번동작으로 입력받아 소정 비트 단위로 다중송신하는 멀티플렉서를 포함하여 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 드리블 비트 제거장치에 대한 작용및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도2는 본 발명 드리블 비트 제거장치에 대한 실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 수신된 데이터 패킷을 입력받아 이를 디 먹싱하여 그에 따른 데이터를 출력하는 디멀티플렉서(100)와; 상기 디멀티플렉서(100)의 출력 데이터를 소정 비트 단위로 순차적으로 저장하는 제1,제2 버퍼(200),(300)와; 상기 제1,제2 버퍼(200),(300)에 저장된 데이터를 교번동작으로 입력받아 소정 비트 단위로 다중송신하여 그에 따른 패러럴 데이터로 출력하는 멀티플렉서(400)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 디멀티플렉서(100)는 수신된 데이터 패킷을 입력받아 이를 디 먹싱하여 그에 따른 데이터를 출력하고, 제1,제2 버퍼(200),(300)는 상기 디멀티플렉서 (100)의 출력 데이터를 소정 비트 단위로 순차적으로 저장한다.

이후, 멀티플렉서(400)는 상기 제1,제2 버퍼(200),(300)에 저장된 데이터를 교번동작으로 입력받아 소정 비트 단위로 다중송신하여 그에 따른 패러럴 데이터로 출력한다.

예를 들어, 수신되는 데이터 비트들은 S100 패킷의 경우에는 bit0~bit1에, S200 패킷의 경우에는 bit0~bit3, S400패킷의 경우에는 bit0~bit7에 저장된다.

우선, 제1 버퍼(200)에 데이터 비트들을 기록한후, 제2 버퍼(300)에 그 다음 데이터 비트들을 기록하는데, 상기 수신되는 데이터 패킷이 비트단위로 제2 버퍼(300)에 고속으로 저장되는 동안 상기 제1 버퍼(200)에 저장된 2,4,8비트(S100Packet:2 bit,S200 Packet:4bit,S400 Packet:8bit)의 패러럴 데이터 비트들을 멀티플렉서(400)를 통하여 S50의 속도로 전달된다.

그리고, 데이터 패킷의 끝에는 S100의 경우에는 1비트, S200의 경우에는 3비트, S400의 경우에는 7비트의 드리블 비트들이 따르고 이들이 지난후 한 클럭 싸이클후에 패킷이 끝났음을 알수 있다.

또한, IEE1394 패킷의 특징은 모두 8의 배수 길이를 갖는 것으로, 이에 의해 8보다 작은 1,3,7 비트의 드리블 비트들을 제1 버퍼(200)나 제2 버퍼(300)에 저장할 때는 그 버퍼(200),(300)상에 저장을 완료하기 전에 패킷이 끝났음을 알 수 있게 된다.

즉, 제1 버퍼(200)에 마지막 비트를 기록하고 제2 버퍼(300)에 드리블 비트가 기록되는 경우, 상기 제2 버퍼(300)에 저장이 끝나기 전에 패킷이 끝났음을 알수 있고, 이에 따라 제1 버퍼(200)의 데이터까지만 패러럴 데이터로 넘겨주면 자연스럽게 드리블 비트의 제거가 이루어진다.

이상에서 상세히 설명한 바와같이 본 발명은 드리블 비트를 제거하기 위하여 핑퐁 버퍼 구조로 하나의 버퍼를 사용하여 간단히 드리블 비트를 제거함으로써 회로의 복잡성을 감소시킴과 아울러 전력소모를 저감시킬 수있는 효과가 있다

Claims

PHY칩에 있어서,

종단에 드리블 비트를 포함하는 데이터 패킷을 입력받아 이를 디먹싱하여 출력하는 디멀티플렉서와; 상기 디멀티플렉서에서 출력되는 데이터 패킷을 소정 비트 단위로 순차적으로 저장하다가, 각기 드리블 비트가 저장되는 시점에 상대편 버퍼의 데이터만 패러럴하게 출력하는 제1,제2 버퍼와; 상기 제1,제2 버퍼에서 출력되는 데이터를 교번동작으로 입력받아 소정 비트 단위로 다중송신하는 멀티플렉서를 포함하여 구성한 것을 특징으로 하는 드리블 비트 제거장치.
제1 항에 있어서, 수신되는 데이터 패킷은 S100(2비트)패킷, S200(4비트)패킷,S400(8비트) 패킷중 어느 하나로 이루어지는 것을 특징으로 드리블 비트 제거장치.
제2 항에 있어서, S100(2비트)패킷은 1비트의 드리블 비트가 패킷의 끝에 뒤따른후 한 클럭 싸이클이 지난후 패킷이 끝났음을 알 수 있는 것을 특징으로 하는 드리블 비트 제거장치.
제2 항에 있어서, S200(4비트)패킷은 3비트의 드리블 비트가 패킷의 끝에 뒤따른후 한 클럭 싸이클이 지난후 패킷이 끝났음을 알 수 있는 것을 특징으로 하는 드리블 비트 제거장치.
제2 항에 있어서, S400(8비트) 패킷은 7비트의 드리블 비트가 패킷의 끝에 뒤따른후 한 클럭 싸이클이 지난후 패킷이 끝났음을 알 수 있는 것을 특징으로 하는 드리블 비트 제거장치.
삭제
제1 항 또는 제6 항에 있어서, 제1,제2 버퍼의 크기는 8비트로 설정되는 것을 특징으로 하는 드리블 비트 제거장치.