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KR100364260B1 - 반도체 집적 회로의 제조 방법 - Google Patents

반도체 집적 회로의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 집적 회로의 제조 방법에 관한 것으로, 반도체 기판(1) 상에 층간 절연막(3)을 형성하는 단계, 상기 층간 절연막(3)의 소정 영역을 식각하여 리세스(recess) 영역을 구비하는 층간 절연막(3) 패턴을 형성하는 단계, 상기 층간 절연막(3) 패턴 전면에 장벽 금속(5)(barrier metal)을 형성하는 단계, 형성된 층간 절연막(3)의 내부를 절연막(13)으로 매몰하는 단계, 상기 층간 절연막(3) 패턴의 상부면에 형성된 장벽 금속(5)을 제거하는 단계, 상기 층간 절연막(3)의 내부를 채웠던 절연막(13)을 선택적으로 제거하여 층간 절연막(3) 측벽 및 바닥의 장벽 금속(5)이 드러나도록 하는 단계, 상기의 구조에서 장벽 금속(5)이 드러난 부분에만 CVD-Al(9) 층을 형성하는 단계 및 상기의 구조에 PVD-Al(11) 합금막을 증착하고 리플로우하는 단계를 포함하는 반도체 집적 회로의 제조 방법을 제공함으로써, 층간 절연막의 바깥쪽 전도층을 선택적으로 제거하여 CVD-Al의 이상 성장을 제어할 수 있다.

Description

반도체 집적 회로의 제조 방법{A method for preparing of integrated circuit of semiconductor}
[산업상 이용분야]
본 발명은 반도체 집적 회로의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 집적 회로의 금속 배선을 형성하여 반도체 집적 회로를 제조하는 방법에 관한 것이다.
[종래 기술]
반도체 소자는 트랜지스터(transistor), 저항 및 캐패시터(capacitor) 등으로 구성되며, 이러한 반도체 소자를 반도체 기판 상에 구현하는 데 있어서 금속 배선은 필수적으로 요구된다.
금속 배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론 경제적이고 신뢰성이 높아야 한다. 이러한 금속 배선에 적합한 물질로써는 알루미늄 막을 들 수 있다. 이에 따라, 지금까지 금속 배선으로 알루미늄 막이 널리 사용되고 있다.
한편, 반도체 소자의 집적도가 증가함에 따라 금속 배선의 폭 및 두께는 점점 감소하고, 콘택 홀의 크기 또한 점점 감소하고 있다. 따라서, 콘택 홀의 에스펙트 비(aspect ratio)가 증가하여 콘택 홀 내에 금속 배선을 완전히 채우는 기술이 매우 중요해지고 있다.
에스펙트 비가 큰 콘택 홀을 저항이 낮은 물질로 완전히 채우기 위한 기술로는 화학 기상 증착으로 Al을 증착하는 공정(CVD-Al ; Chemical Vapor Deposition, 이하, CVD-Al이라 함)이 있다.
CVD-Al 공정은 크게 2가지로 분류가 되는데 그 중 하나가 블랭킷-Al(blanket-Al) 공정이고 또 하나가 선택적 Al(selective-Al) 공정이다.
브랭킷-Al 공정은 웨이퍼 전면에 Al을 증착하여 콘택 홀을 채우는 기술로서 우수한 스텝-커버리지(step-coverage)를 가진 Al의 특성을 최대한 이용하고자 하는 것이다. 그러나, CVD-Al의 경우, 알려진 바와 같이 일정 두께 이상에서는 특이한 성장 특성을 나타내며 웨이퍼 거칠기(wafer roughness)가 나빠짐과 동시에 작은 콘택에서는 입구가 막혀 충전(fill)이 되지 않는 문제점을 지니고 있다.
반면에 절연막 및 도전막 상의 성장 능력 차이를 이용하는 선택적 Al 공정은 비아(via) 등의 제한된 영역에서만 사용이 가능한 상태였고 장벽 금속(barrier metal)이 증착되어 있는 금속 콘택의 경우에는 적용하기가 어려웠다.
따라서, 콘택 저항 및 배선 저항을 낮출 수 있고, 완전한 콘택 충전을 할 수 있는 새로운 Al-콘택 충전 기술이 필요하게 되었다.
이에 대하여 한국 특허 공개번호 제98-11890호에서는 콘택 홀에 배리어층을 형성시키고, 배리어층의 전면에 유동성이 양호한 절연 물질을 소정 두께로 증착시킨 후 평탄화 공정에 의하여 콘택홀을 메우고 나서, 상부면에 형성된 배리어층을 제거하고, 콘택 홀 내부의 절연막을 제거한 후 결과물의 전면에 알루미늄을 증착하는 반도체 장치의 콘택호 매립 방법을 개시하고 있다.
또한, 유럽 공개 특허 EP 509835호에서는 콘택 홀에 배리어막을 형성하고 SOG 막으로 콘택 홀을 메운 후 에치백하고, 노출된 배리어막을 제거하고, SOG 막을 제거한 후 텅스텐을 퇴적하는 콘택부의 형성방법을 개시하고 있으며, 일본 공개 특허 평 5-259132호에서는 콘택 홀 내에 SOG를 도포하는 공정과 절연막을 스퍼터 에칭하여서 콘택 홀의 상면부에 테이퍼를 형성하는 공정과 절연막 내의 SOG를 제거하고 절연막상에 콘택 홀을 도전막으로 피복하는 공정을 가지는 반도체 장치의 제조 방법을 개시하고 있다.
한편, 상기 Al의 증착은 블랭킷-Al과 동일하게 진행하되 Al 하지막의 선택비를 개선하여 콘택 충전을 진행하는 PMD(Preferential Metal Deposition, 이하 PMD라 함) 공정이 개발되었다.
도 1a 내지 도 1d에서 나타낸 바와 같이, PMD 공정이란 층간 절연막(3) 전면에 장벽 금속(5)을 증착한(도 1a 참조) 후에 금속 증착 방지막(7)(ANL ; Anti-Nucleation Layer, 이하, ANL이라 함)을 상기 패턴의 상부면에서만 형성하고(도 1b 참조), 선택적인 금속 증착이 가능하도록 하는 방법이다.
이때의 금속 증착 방지막(7)은 Al, Zr, Ti, Sr, Mg, Ba, Ca, Ce 및 Y 등의 실리콘보다 산화성이 우수한 물질을 PVD(Physical Vapor Deposition) 방법이나 CVD(단, 순응도가 나쁜 조건에서) 방법으로 증착한 후, 대기 노출 또는 산소 플라즈마에 의해 산화시키는 방법에 의해서 형성한다.
이후, CVD-Al(9)을 증착하여 선택적으로 금속막을 형성하게 된다(도 1c 참조). 이후, 물리적 기상 증착으로 Al 층(11)을 증착하고(PVD-Al ; Physical Vapor Deposition-Aluminium, 이하 PVD-Al이라 함), 리플로우(reflow) 공정을 통하여 콘택을 완벽하게 채우게 된다(도 1d 참조).
그러나, 도 3에 나타낸 바와 같이, 상기의 특허들의 기술에서는 CVD-Al이 휘스커(whisker)의 형태로 성장할 가능성이 높으며 이는 후속 공정에서의 문제를 야기시키며 이는 ANL 공정과 밀접한 관계가 있다.
즉, 도 4에 도시한 바와 같이, 전도층의 표면 거칠기와 입자 등의 원인에 따라 ANL이 하부의 Ti 또는 TiN의 전도성 층을 완전하게 덮지 못하게 되면 그 위에서 CVD-Al의 성장이 선택적으로 일어나며, 이에 따라 CVD-Al이 이상 성장을 하게 된다는 문제점이 발생한다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 집적 회로의 제조 방법에서 CVD-Al의 이상 성장을 제어할 수 있는 반도체 집적 회로의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래 기술에 따라 제조되는 반도체 집적 회로의 배선 형성 방법을 순서적으로 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따라 제조되는 반도체 집적 회로의 배선 형성 방법을 순서적으로 도시한 도면이다.
도 3은 TiN의 표면 거칠기 및 입자 등에 의해 금속 증착 방지막의 형성이 달라지는 것을 나타내는 도면이다.
도 4는 CVD-Al이 휘스커의 형태로 성장하는 모습을 나타내는 SEM 사진이다.
도면 부호의 간단한 설명
1 : 반도체 기판 3 : 층간 절연막 패턴
5 : 장벽 금속(barrier metal) 7 : 금속 증착 방지막(ANL)
9 : CVD-Al 11 : PVD-Al
13 : 절연막 15 : 입자
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
반도체 기판(1) 상에 층간 절연막(3)을 형성하는 단계;
상기 층간 절연막(3)의 소정 영역을 식각하여 리세스(recess) 영역을 구비하는 층간 절연막(3) 패턴을 형성하는 단계;
상기 층간 절연막(3) 패턴 전면에 장벽 금속(5)(barrier metal)을 형성하는 단계;
형성된 콘택의 내부를 절연막(13)으로 매몰하는 단계;
상기 층간 절연막(3) 패턴의 상부면에 형성된 장벽 금속(5)을 제거하는 단계;
상기 콘택의 내부를 채웠던 절연막(13)을 선택적으로 제거하여 층간절연막(3) 측벽 및 바닥의 장벽 금속(5)이 드러나도록 하는 단계;
상기의 구조에서 장벽 금속(5)이 드러난 부분에만 화학 기상 증착(CVD)으로 Al(9) 층을 형성하는 단계; 및
상기의 구조에 물리적 기상 증착(PVD)으로 Al 합금막(11)을 증착하고 리플로우하는 단계
를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 따라 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따라 반도체 기판을 제조하는 방법을 공정순으로 도시한 도면이다.
먼저, 반도체 기판(1) 상에 층간 절연막(3)을 형성한다. 다음에, 상기 층간 절연막(3)의 소정 영역을 식각함으로써 리세스 영역(recess region)을 갖는 층간 절연막(3) 패턴을 형성한다. 상기 식각 공정은 통상적으로 사용하는 식각 공정을 사용한다.
여기서, 상기 리세스 영역은 반도체 기판(1)의 소정 영역을 노출시키는 콘택 홀(contact hole)이거나 상기 층간 절연막의 두께보다 얕게 형성된 그루브(groove)이어도 무관하다. 상기 리세스 영역이 그루브인 경우에는 다마신(damascene) 공정에 해당한다.
이어서, 도 2a에 나타낸 바와 같이, 상기 층간 절연막(3) 패턴이 형성된 결과물 전면에 장벽 금속(5)(barrier metal) 또는 습식 층(5)(wetting layer)을 형성한다. 여기서, 상기 리세스(recess) 영역이 반도체 기판의 소정 영역, 예를 들어, 트랜지스터의 소스/드레인(source/drain) 영역을 노출시키는 콘택 홀일 경우에는 장벽 금속(5)을 형성하기 전에 층간 절연막 패턴이 형성된 결과물 전면에 오믹 금속층(ohmic metal layer)을 형성하는 것이 바람직하다.
상기 장벽 금속층(5)은 Ti, TiN, Ti/TiN 및 TaN으로 이루어진 군에서 선택되는 1종의 물질로 이루어지는 것이 바람직하며, 스퍼터링(sputtering)법으로 형성하는 것이 바람직하다.
이어서, 도 2b에 도시한 바와 같이, 리세스 영역이 형성된 구조에 절연막인 SOG 또는 FOX 등의 산화물(13)로 콘택의 내부를 충전한다. 충전되는 물질은 산화물 절연체이면 어느 것이나 무관하며, 리세스 영역만에 충전되는 것이 바람직하다. 또한, 상기 충전되는 물질(13)은 콘택을 채울 수 있으며, 층간 절연막보다 식각 속도가 빠른 물질이 바람직하다.
다음으로, 도 2c에 나타낸 바와 같이, CMP(Chemical Mechanical Polishing) 또는 에칭 백(Etch-Back) 공정에 의한 방법으로 층간 절연막(3) 상부에 증착된 장벽 금속층(5) 또는 습식층(5)(wetting layer)과 콘택에 충전된 산화물의 상부면을 제거한다. 이러한 제거 공정으로 층간 절연막(3) 상부는 산화막 층이 드러나게 된다.
이어서, 콘택 내부에 충전된 산화물을 습식 식각(wet etch)으로 선택적으로 제거하면(lift-off), 상기 리세스 영역의 측벽 및 바닥에 형성된 장벽 금속(5)을 노출시킨다.
다음에 CVD-Al(11) 공정을 진행하게 되면 장벽 금속(5)이 드러난 부분에서만 Al 박막의 성장이 일어나고, 콘택 바깥쪽의 층간 절연막(3)은 산화막이므로 층간 절연막 위에서는 CVD-Al(9)이 성장하지 않는다.
이후, PVD-Al(11) 공정으로 CVD-Al 층을 덮는 금속막, 예를 들어, Al 또는 Al 합금막을 추가로 형성하고 리플로우(reflow)하여 반도체 집적 회로의 배선을 완성한다.
단, 증착되는 Al의 원자 이동도(migration)에 따라 형성되는 Al 층의 디펙트(defect) 정도가 이후 공정에 영향을 미치게 되므로 상기 PVD-Al 공정 전에 Ti, TiN, Ti/TiN 및 TaN으로 이루어진 물질 중 하나의 물질로 증착하는 단계를 더욱 포함하는 것이 바람직하다.
상기 증착되는 Ti, TiN, Ti/TiN 또는 TaN은 장벽 금속층과 동일한 구성을 갖는 것으로 PVD-Al의 원자 이동을 억제한다.
상기 Ti, TiN, Ti/TiN 및 TaN 중 하나의 물질로 증착되는 막의 두께는 100 Å 이하인 것이 바람직하다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 집적 회로의 제조 방법은 전도층 위에 금속 증착 방지막을 형성하는 것이 아니라 콘택 외부의 전도층 자체를 제거하여 하부의 층간 절연막이 드러나도록 하여 전도층을 선택적으로 제거함으로써 CVD-Al의 이상 성장을 제어할 수 있다.

Claims (6)

  1. 반도체 기판(1) 상에 층간 절연막(3)을 형성하는 단계;
    상기 층간 절연막(3)의 소정 영역을 식각하여 리세스(recess) 영역을 구비하는 층간 절연막(3) 패턴을 형성하는 단계;
    상기 층간 절연막(3) 패턴 전면에 장벽 금속(5)(barrier metal)을 형성하는 단계;
    형성된 층간 절연막의 내부를 절연막(13)으로 매몰하는 단계;
    상기 층간 절연막(3) 패턴의 상부면에 형성된 장벽 금속(5)을 제거하는 단계;
    상기 층간 절연막의 내부를 채웠던 절연막(13)을 선택적으로 제거하여 층간 절연막(3) 측벽 및 바닥의 장벽 금속(5)이 드러나도록 하는 단계;
    상기 구조에서 장벽 금속(5)이 드러난 부분에만 화학적 기상증착(CVD)으로 Al(9) 층을 형성하는 단계; 및
    상기 구조에 물리적 기상 증착(PVD)으로 Al 합금막(11)을 증착하고 리플로우하는 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  2. 제 1항에 있어서,
    상기 층간 절연막(3)의 내부를 매몰시키는 절연막(13)은 층간 절연막(3)보다식각 속도가 빠른 물질인 반도체 집적 회로의 제조 방법.
  3. 제 2항에 있어서,
    상기 층간 절연막(3)의 내부를 매몰시키는 절연막(13)이 SOG인 반도체 집적 회로의 제조 방법.
  4. 제 1항에 있어서,
    상기 층간 절연막(3) 상부면에 형성된 장벽 금속(5)을 CMP 또는 에칭 백에 의해 제거하는 단계를 더욱 포함하는 반도체 집적 회로의 제조 방법.
  5. 제 1항에 있어서,
    상기 CVD-Al(9) 층을 형성한 후에, Ti, TiN, Ti/TiN 및 TaN으로 이루어진 군에서 선택되는 1종의 물질을 증착하는 단계를 더욱 포함하는 반도체 집적 회로의 제조 방법.
  6. 제 5항에 있어서,
    상기 증착되는 물질의 두께는 100 Å 이하인 반도체 집적 회로의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480632B1 (ko) * 2002-11-16 2005-03-31 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
US20070048451A1 (en) * 2005-08-26 2007-03-01 Applied Materials, Inc. Substrate movement and process chamber scheduling
US7432184B2 (en) * 2005-08-26 2008-10-07 Applied Materials, Inc. Integrated PVD system using designated PVD chambers
US8183145B2 (en) * 2007-10-11 2012-05-22 International Business Machines Corporation Structure and methods of forming contact structures
US9142452B2 (en) * 2013-07-22 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask removal scheme

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116830A (ja) * 1996-10-08 1998-05-06 Sony Corp 配線形成方法
JPH10275783A (ja) * 1997-01-31 1998-10-13 Applied Materials Inc 低温集積メタライゼーションの方法及び装置
WO1999009593A1 (en) * 1997-08-19 1999-02-25 Applied Materials, Inc. Dual damascene metallization
JP2000049117A (ja) * 1998-06-26 2000-02-18 Internatl Business Mach Corp <Ibm> 金属充てん構造部形成方法
JP2000183067A (ja) * 1998-12-18 2000-06-30 Rohm Co Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5147819A (en) * 1991-02-21 1992-09-15 Micron Technology, Inc. Semiconductor metallization method
JPH04320330A (ja) 1991-04-19 1992-11-11 Sharp Corp 半導体装置のコンタクト部の形成方法
JPH05259132A (ja) 1992-03-12 1993-10-08 Fujitsu Ltd 半導体装置の製造方法
US5484747A (en) * 1995-05-25 1996-01-16 United Microelectronics Corporation Selective metal wiring and plug process
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
KR980011890A (ko) 1996-07-24 1998-04-30 김광호 반도체 장치의 콘택홀 매립 방법
US6189209B1 (en) * 1998-10-27 2001-02-20 Texas Instruments Incorporated Method for reducing via resistance in small high aspect ratio holes filled using aluminum extrusion
US6355558B1 (en) * 1999-06-10 2002-03-12 Texas Instruments Incorporated Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116830A (ja) * 1996-10-08 1998-05-06 Sony Corp 配線形成方法
JPH10275783A (ja) * 1997-01-31 1998-10-13 Applied Materials Inc 低温集積メタライゼーションの方法及び装置
WO1999009593A1 (en) * 1997-08-19 1999-02-25 Applied Materials, Inc. Dual damascene metallization
JP2000049117A (ja) * 1998-06-26 2000-02-18 Internatl Business Mach Corp <Ibm> 金属充てん構造部形成方法
JP2000183067A (ja) * 1998-12-18 2000-06-30 Rohm Co Ltd 半導体装置の製造方法

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