KR100359641B1

KR100359641B1 - 반도체 메모리 소자

Info

Publication number: KR100359641B1
Application number: KR1020000011709A
Authority: KR
Inventors: 오재응
Original assignee: 오재응
Priority date: 2000-03-09
Filing date: 2000-03-09
Publication date: 2002-11-04
Anticipated expiration: 2020-03-09
Also published as: KR20010087881A

Abstract

본 발명은 반도체 메모리 소자에 관한 것이다.

종래의 반도체 메모리 소자에서는 "0"과 "1"의 상태의 차이가 작기 때문에 노이즈 마진(noise margin)이 작고, 이에따라 감도(sensitivity)를 개선하기 위하여 감지 증폭기(sensing amplifier)와 주변회로를 매우 복잡하게 구성해야 되므로, 칩의 면적을 크게 차지하게 되고 궁극적으로 고집적화의 한계가 있는 문제점이 있다.

본 발명은 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 채널 사이의 상호 작용에 의하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키게 된다.

Description

반도체 메모리 소자{Semiconductor Memory Device}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 그 사이의 상호 작용을 이용하여 정보를 저장함으로써 노이즈 마진을 개선하고 회로 집적도를 향상시킴과 아울러 수율을 증대시키도록 하는 반도체 메모리 소자에 관한 것이다.

일반적으로 반도체 메모리 소자는 컴퓨터, 통신기기 등의 전자장비에 설치되어 정보를 저장하는 수단으로 널리 사용되고 있는데, 이 반도체 메모리 소자에는 휘발성 메모리(Volatile Memory)와 비휘발성 메모리(Nonvolatile Memory)의 두 종류가 있다.

현재 사용되고 있는 휘발성 메모리 소자 중에서 대표적인 소자로는 메모리 시장의 점유율이 가장 높은 DRAM(Dynamic RAM)을 들 수 있는데, 이 DRAM은 도1에 도시된 바와 같이 한개의 트랜지스터(T1)와 한개의 축적 캐패시터(C1)로 구성되어 있으며, 트랜지스터(T1)를 통해 축적 캐패시터(C1)에 전하를 저장하였다가 이를 출력하는 동작을 수행함으로써 정보의 상태를 저장하였다 출력하게 된다. 이와 같은 DRAM은 다순한 구조를 갖기 때문에 집적화에 유리하므로 고집적 메모리에 주로 사용되고 있다. 그러나, 축적 캐패시터(C1)를 충전 및 방전 함으로써 정보를 기록하고 판독하는 동작이 수행되기 때문에 SRAM(Static RAM)에 비하여 속도가 느리다는 단점을 가지고 있다. 특히, 축적 캐패시터(C1) 내의 전하는 누설전류(I_L)에 의하여 자연적으로 방출됨에 기인하여 주기적으로 축적 캐패시터(C1) 내의 전하를 보충하기 위한 리프레쉬 동작이 필요하므로, 소모 전력이 크고 이 리프레쉬 동작에 소요되는 시간만큼 동작 속도가 느리다는 문제점이 있다.

한편, 현재 사용되고 있는 비휘발성 메모리 소자 중에서 대표적인 소자로는 FRAM(Flash RAM)을 들 수 있는데, 이 FRAM은 도2에 도시된 바와같은 개념으로 동작한다. 즉,FRAM은 도2의 (a)와 같이 부유게이트(floating gate) 내의 전하(e)를 터널 산화물(tunnel oxide)를 통하여 충전하고, 이에 따라 나타나는 도2의 (b)와 같은 채널의 임계전압(threshold voltage)의 변화를 이용하여 동작시킨다. 이때,에프엔 터넬링(F-N tunneling) 현상을 따르기 때문에 수 MV/cm 이상의 높은 전계를 필요로 하고, 이로 인하여 터널 산화물의 신뢰성이 메모리의 수명과 신뢰성을 결정하는 중요한 요소로 작용한다. 도3에는 이러한 FRAM의 대표적인 소자들의 구조를 도시하였는데, 도3의 (a)에는 FLOTOX 셀의 구성도를 도시하였고, 도3의 (b)에는 플레쉬 RAM의 구성을 도시하였다. 이러한 소자는 도4에 도시된 바와같은 형태의 전류-전압 특성을 갖고 있는데, 도시된 바와같이 메모리 소자의 기본 동작인 판독(read), 기록(write), 소거(erase)의 동작을 수행한다. 도4에서, 판독의 경우에는 기록과 소거 상태에서 결정되는 전류보다 작은 전류치에 의한 정보 저장 능력을 갖게 되며 온/오프(on/off)의 비가 수십 이상을 유지하기가 어렵다. 참고로, 최근 IBM에 의하여 개발된 양자 점(quantum dot)으로 저장노드(Storage Node)를 형성한 FRAM의 전류-전압 특성의 경우에 판독조건을 0.75V로 하였을 때에 온/오프 비가 20정도이다[참고문헌; S. Tiwari et.al.,"Single charge and confinement effect in nano-crystal memories", Appl.Phys.Lett,69(9), 1232(1996)]

이외에도 Ferro-RAM, MRAM(Magneto-RAM)이나 양자 점(quantum dot)을 부유게이트로 이용하는 여러가지 메모리 소자가 제안되어 있으며 상용화내지 연구개발 단계에 있다. 그러나, 현재까지 사용되고 있는 모든 메모리 소자들은 전류 구동 부분이 채널의 전위(potential)을 정전기적, 자기적 방법으로 상태를 변화시키는 형태로 구성되어 있는데, 소자의 메모리 상태를 나타내는 채널을 한개 만큼 구비하여 이를 구동하는 구조로 형성되어 있다. 따라서, 하나의 채널의 전기적인 특성을 완벽하게 변화시키는 것이 거의 불가능하며, 이러한 이유로 인하여 메모리의 "0"과 "1"의 상태의 차이가 작기 때문에 노이즈 마진(noise margin)이 작고, 이에따라 감도(sensitivity)를 개선하기 위하여 감지 증폭기(sensing amplifier)와 주변회로를 매우 복잡하게 구성해야 되므로, 칩의 면적을 크게 차지하게 되고 궁극적으로 고집적화가 어려운 문제점이 있다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 이들간의 상호 작용을 이용하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키도록 하는 반도체 메모리 소자를 제공하는데 목적이 있다.

도1은 종래의 DRAM에 대한 회로 구성도.

도2는 종래의 FRAM에서의 동작을 설명하기 위한 전위 상태도.

도3은 종래의 FRAM에 대한 구조도.

도4는 종래의 FRAM에 대한 전압-전류 특성도.

도5는 본 발명에 따른 반도체 메모리 소자의 구조도.

도6은 본 발명에 따른 반도체 메모리 소자의 동작을 설명하기 위한 에너지 밴드 다이어그램.

도7은 본 발명에 따른 반도체 메모리 소자의 전류-전압 특성도.

* 도면의 주요 부분에 대한 부호의 설명 *

5-1, 5-2 : 채널 5-3 : 소오스

5-4 : 드레인 5-5 : 게이트

이상과 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 일반적인 메모리에 사용되는 화합물 반도체 또는 Si FET 구조에서 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 소정의 간격을 두고 형성하되, 상기 두개의 채널 중에서 하나는 전기 전도도가 높으며, 다른 하나의 채널은 전기 전도도가 낮은 것을 특징으로 한다.

그리고, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 상방향에 형성된 것을 특징으로 한다.

또한, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 하방향에 형성된 것을 특징으로 한다.한편, 상기 두개의 채널은 30nm 이하의 간격을 두고 형성되는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명에 따른 반도체 메모리 소자는 도5에 도시된 바와같이 구성되는데, 일반적인 Si MOSFET 또는 GaAs HEMT의 구조에 전기 전도도가 낮은 채널(5-1)을 여러가지 방법으로 형성하여 구성하되, 소오스(5-3)와 드레인(5-4) 사이에 형성되어 있는 기존의 채널(5-2)과 30nm 이하의 거리(5-8)를 두어 전기 전도도가 낮은 채널(5-1)을 형성하여 구성된다.

먼저, 에너지 전위가 낮은 양자 점이나 미소 결정체(nanocrystalline)로 채널(5-1)을 형성한 후에 일반적인 채널(5-2)을 전기 전도성이 높도록 형성하고, 채널(5-1)과 채널(5-2)을 30nm 이하의 거리(5-8)를 두어 전기적인 또는 양자역학적인 결합(coupling)을 형성하고, 그 위에 일반적인 FET 공정 또는 결정 성장을 수행하여 만든 구조인 SiO₂와 같은 부도체나 에너지 밴드갭이 큰 물질(5-6)과 게이트(5-5)를 형성한다.

한편, 전기 전도도가 낮은 채널(5-1)을 형성하는 방법으로서는, 이온 주입과 후속 열처리를 이용하여 전도도가 다른 물질을 형성하거나, CVD(Chemical Vapor Deposition)으로 대표되는 박막 증착법을 이용하여 다결정체(poly-crystalline) 또는 미소 결정체(nano-crystalline) 물질을 사용하여 형성하거나, 결정 성장시 기판 혹은 주변물질과 격자상수가 다른 물질을 이용하여 100nm 이하 크기의 결정립을 성장시켜 형성하거나, 리소그래피(Lithography) 기법을 이용하여 100nm 이하 크기의 결정립을 형성하는 방법을 사용한다.

또한, 전기 전도도가 낮은 채널(5-1)은 도5에서는 일반적인 채널(5-2)에 비교하여 기판쪽으로 형성되어 있으나, 이에 한정되는 것은 아니고 일반적인 채널(5-2)에 비교하여 표면쪽에 형성될 수 있으며, 채널(5-1)과 채널(5-2)는 30nm 이하 만큼 떨어지게 형성된다.

본 발명의 반도체 메모리 소자에서 소자내의 전위가 낮은 경우에는 대부분의 전하는 채널(5-1)에 존재하고 소오스(5-3)와 드레인(5-4) 사이의 전기장(electric field)에 의하여 전하가 이동될 때 터널링(tunneling) 또는 열전자 방출에 의하여 이동하기 때문에 전기 전도도가 매우 낮으며, 드레인(5-4) 근처의 전위가 어느 이상으로 형성되었을 경우에는 전하가 채널(5-2)로 에너지를 얻어 이동하여 높은 전하 이동도에 의하여 높은 전류값을 형성하게 된다.

그리고, 소자내의 전압이 다시 낮아질 경우에는 채널(5-1)의 전하의 양이 변동된 이유로 인하여 채널 근처의 전위는 전하가 채널(5-2)에 남아 있도록 형성되어 높은 전류값을 유지하는 상태로 되며, 이느 일정값 이상의 전압 상태가 되었을때 전하들이 전위가 낮은 채널(5-1)로 이동하게 된다. 본 발명의 반도체 메모리 소자에서는 이상과 같은 현상을 이용하여 도7에 도시된 바와같은 이상적인 전류-전압 특성을 얻게 되므로 기존의 메모리 보다 우수한 특성을 갖게 된다.

도5의 X-X' 방향에 대한 도6에 도시된 에너지 밴드 다이어그램과 도7의 전류-전압 특성도에 의거하여 본 발명에 따른 반도체 메모리 소자의 동작을 설명하면 다음과 같다.

게이트(5-5)의 바이어스가 네거티브(Negative) 상태에서 포지티브(Positive) 상태로 변화되는 경우에 도6의 (a)와 같이 에너지 장벽(6-1)에 의하여 전자는 에너지 레벨(6-2)에 존재함으로써 전기 전도도가 낮은 채널(5-1)에 남아있고, 소오스(5-3)와 드레인(5-4) 사이의 전도도는 낮은 상태로 유지되는데, 이와같은 상태는 도7에 도시된 전류-전압 특성도에서 "1"로 나타낸 상태인 로우(Low) 상태에 해당한다.

그리고, 게이트(5-5)의 바이어스가 포지티브 상태에서 전자가 에너지 장벽(6-1)을 뛰어넘을 정도가 되었을때 도6의 (b)와 같이 전자들이 열전자 방출 현상이나 양자역학적 터널링에 의하여 에너지 레벨(6-3)에 존재함으로써 전기 전도도가 높은 채널(5-2)에 있게되고, 이 채널(5-2)의 높은 전기 전도도에 의하여 전류가 크게 흐르게 되는데, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "2"로나타낸 상태인 기록(write) 상태에 해당한다.

또한, 게이트(5-5)의 바이어스가 포지티브 상태에서 네거티브 상태로 변화하면, 전자는 에너지 레벨(6-3) 상태에서 에너지 레벨(6-2)로 이동함으로써 전기 전도도가 높은 채널(5-2)에서 전기 전도도가 낮은 채널(5-1)로 이동하려고 하나, 그 사이의 에너지 갭(6-4)에 의하여 제한되고, 이 상태에서 소오스(5-3)와 드레인(5-4) 사이의 전류는 큰 상태를 유지하며, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "3"으로 나타낸 상태인 하이(High) 상태에 해당한다.

한편, 게이트(5-5)의 바이어스가 어느 정도 이상으로 커지게 되면 전자가 열전자 방출이나 양자역학적 터널링에 의하여 에너지 레벨(6-3)에서 에너지 레벨(6-2)로 이동함으로써 전기 전도도가 높은 채널(5-2)로부터 전기 전도도가 낮은 채널(5-1)로 이동하여 전류가 낮은 상태로 변화되는데, 이와 같은 상태는 도7에 도시된 전류-전압 특성도에서 "4"로 나타낸 소거(Erase) 상태에 해당한다.

본 발명에 따른 반도체 메모리 소자는 채널(5-1)과 채널(5-2) 사이의 간격(5-8)에 따라 전자의 저장 시간이 변화하므로 이 간격의 크기에 따라 휘발성 RAM과 비휘발성 RAM으로 사용할 수 있다.

이상과 같이, 본 발명에 따른 반도체 메모리 소자에서는 일반적인 메모리에 사용되는 화합물 반도체 또는 Si FET 구조에 전기 전도도가 상이한 두개의 채널(5-1),(5-2)을 형성하고, 해당 채널의 선택을 게이트 전압 및 드레인 전압을 이용하여 제어하고, 전기 전도도가 낮은 채널(5-1)의 전위를 전기 전도도가 높은 채널(5-2)의 전위 보다 낮게 유지함으로써 전하를 채널(5-1)에 보존하여 하나의 상태를 나타내고 채널(5-1),(5-2) 사이의 전위를 변화시켜 전하를 전기 전도도가 높은 채널(5-2)로 이동시켜 드레인 전류를 변화시키고 있다. 또한, 본 발명의 반도체 메모리 소자는 전기 전도도가 다른 채널을 여러개 형성할 경우에 드레인 전류로 나타나는 저장된 정보의 상태를 다중 상태(Multi-state)로 구현할 수 있으며, 전기 전도도가 낮은 채널(5-1)에 전하가 존재할 경우 전기 전도도가 높은 채널(5-2)의 전하는 결핍되므로, 드레인 전류가 거의 0의 상태로 나타나고, 전기 전도도가 높은 채널(5-2)로 전하가 이동한 조건에서는 드레인 전류가 크게 흐름으로써 전기적 메모리 상태를 나타내고 노이즈 마진이 크게 개선되며, 채널(5-1),(5-2) 사이의 전하 이동에 따른 채널 전위의 변화로 인하여 전압 인가 방향에 따른 드레인 전류의 히스테리 시스가 존재하고 이를 이용하여 메모리 효과를 갖게 된다.

이상 설명한 바와 같이, 본 발명은 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 형성하여 채널 사이의 상호 작용에 의하여 정보를 저장함으로써 노이즈 마진을 개선하여서 감도를 개선하기 위한 감지증폭기와 주변회로를 단순화시켜 회로 집적도를 향상시킴과 아울러 수율을 증대시키게 된다.

Claims

반도체 메모리 소자에 있어서, 일반적인 메모리에 사용되는 화합물 반도체 또는 Si FET 구조에서 소오스와 드레인 사이에 전기 전도도가 상이한 두개의 채널을 소정의 간격을 두고 형성하되, 상기 두개의 채널 중에서 하나는 전기 전도도가 높으며, 다른 하나의 채널은 전기 전도도가 낮은 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 상방향에 형성된 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 두개의 채널 중에서 전기 전도도가 높은 채널이 전기 전도도가 낮은 채널에 비하여 하방향에 형성된 것을 특징으로 하는 반도체 메모리 소자.
제1항 내지 제3항 중의 어느 한항에 있어서, 상기 두개의 채널은 30nm 이하의 간격을 두고 형성되는 것을 특징으로 하는 반도체 메모리 소자.