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KR100357692B1 - 비휘발성 메모리소자 및 그 제조방법 - Google Patents

비휘발성 메모리소자 및 그 제조방법 Download PDF

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KR100357692B1
KR100357692B1 KR1020000063396A KR20000063396A KR100357692B1 KR 100357692 B1 KR100357692 B1 KR 100357692B1 KR 1020000063396 A KR1020000063396 A KR 1020000063396A KR 20000063396 A KR20000063396 A KR 20000063396A KR 100357692 B1 KR100357692 B1 KR 100357692B1
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insulating film
gate
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gate electrode
interlayer insulating
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Abstract

비휘발성 메모리소자 및 그 제조방법을 제공한다. 이 메모리소자 및 제조방법은 반도체기판에 제1 및 제2 활성영역을 형성하는 것과, 제1 활성영역의 상부를 가로지르는 워드라인 패턴 및 제2 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 것을 포함한다. 워드라인 패턴은 제1 활성영역을 덮는 부유게이트 패턴, 부유게이트 패턴을 갖는 셀 어레이 영역의 전면에 형성된 제1 게이트 층간절연막 및 제1 게이트 층간절연막 상에 형성된 제2 도전막을 패터닝함으로써 형성된다. 또한, 게이트 패턴은 주변회로 영역을 덮는 게이트 전극 패턴, 게이트 전극 패턴 상에 형성되고 제1 게이트 층간절연막보다 두꺼운 제2 게이트 층간절연막, 및 제2 게이트 층간절연막 상에 형성된 제2 도전막을 패터닝함으로써 형성된다. 따라서, 워드라인 패턴 및 게이트 패턴을 형성하기 위한 식각공정을 실시하는 동안 제2 활성영역에 식각손상이 가해지는 것을 방지할 수 있다.

Description

비휘발성 메모리소자 및 그 제조방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 비휘발성 메모리소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리소자는 전원이 공급되지 않을지라도 전 상태의 데이타를 유지하는 특성을 갖는다. 따라서, 비휘발성 메모리소자는 휴대용 단말기(cellular phone) 또는 메모리 카드 등에 널리 사용되고 있다.
비휘발성 메모리소자는 복수개의 셀 트랜지스터들이 2차원적으로 배열된 셀 어레이 영역과 상기 셀 트랜지스터들을 구동시키기 위한 주변회로 영역을 포함한다. 통상의 셀 트랜지스터는 적층 게이트 구조를 갖고, 주변회로의 트랜지스터들, 특히 독출용 트랜지스터들 또한 적층 게이트 구조를 갖는다.
도 1 내지 도 4는 종래의 비휘발성 메모리소자를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다. 특히, 셀 어레이 영역(a)은 서로 평행한 제어게이트 전극들 사이의 영역을 보여주는 단면도이고, 주변회로 영역(b)은 주변회로 트랜지스터의 게이트 전극을 가로지르는 방향을 따라 취해진 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역들을 한정한다. 상기 활성영역들 상에 100Å 이하의 얇은 두께를 갖는 터널산화막(5)을 형성한다. 상기 터널산화막(5)이 형성된 결과물 전면에 제1 도전막을 형성하고, 상기 제1 도전막을 패터닝하여 셀 어레이 영역(a)의 활성영역을 덮는 부유게이트 패턴(7a) 및 주변회로 영역(b)을 덮는 게이트 전극 패턴(7b)을 형성한다. 상기 부유게이트 패턴(7a)은 도 1에 도시된 바와 같이 셀 어레이 영역(a) 내의 활성영역만을 덮고, 상기 게이트 전극 패턴(7b)은 주변회로 영역(b) 전체를 덮는다.
상기 부유게이트 패턴(7a) 및 게이트 전극 패턴(7b)이 형성된 결과물 전면에 게이트 층간절연막(inter-gate insulating layer; 9)을 형성한다. 여기서, 상기 부유게이트 패턴(7a)의 측벽 상에 형성된 게이트 층간절연막(9)의 제1 수직 두께(first vertical thickness; T1)는 도 1에 도시된 바와 같이 상기 주변회로 영역(b)에 형성된 게이트 층간절연막(9)의 제2 수직 두께(second vertical thickness; T2)에 비하여 현저히 크다.
도 2를 참조하면, 상기 게이트 층간절연막(9)이 형성된 결과물 전면에 제2 도전막(11)을 형성한다. 상기 제2 도전막(11) 상에 포토레지스트 패턴(13)을 형성한다. 상기 포토레지스트 패턴(13)은 셀 어레이 영역(a) 및 주변회로 영역(b) 내에 각각 워드라인 패턴 및 게이트 패턴을 한정하기 위하여 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(13)을 식각 마스크로 사용하여 상기 제2 도전막(11) 및 게이트 층간절연막(9)을 연속적으로 식각하여 셀 어레이 영역(a) 및 주변회로 영역(b) 내에 각각 제어게이트 전극(도시하지 않음) 및 더미 게이트 전극(11d)을 형성한다. 이때, 상기 식각공정은 셀 어레이 영역(a) 내의 부유게이트 패턴(7a)의 측벽에 형성된 게이트 층간절연막(9)이 완전히 제거될 때까지 실시되어야 한다. 이에 따라, 주변회로 영역(b) 내의 게이트 전극 패턴(7b)은 과식각되어 일정깊이(D) 만큼 리세스된 게이트 전극 패턴(7b')이 형성된다. 더우기, 주변회로 영역(b)은 셀 어레이 영역(a)에 비하여 패턴 밀도가 낮기 때문에 로딩 효과(loading effect)에 기인하여 주변회로 영역(b)에서의 식각률은 셀 어레이 영역(a)에서의 식각률에 비하여 빠르다. 결과적으로, 상기 리세스된 게이트 전극 패턴(7b')의 두께는 셀 어레이 영역(a)에 잔존하는 부유게이트 패턴(7a)의 두께보다 얇아질 수 있다.
도 4를 참조하면, 상기 포토레지스트 패턴(13)을 식각 마스크로 사용하여 상기 부유게이트 패턴(7a) 및 리세스된 게이트 전극 패턴(7b')을 식각하여 셀 어레이영역(a) 및 주변회로 영역(b)에 각각 워드라인 패턴(도시하지 않음) 및 게이트 패턴을 완성한다. 상기 게이트 패턴은 차례로 적층된 게이트 전극(7g), 게이트 층간절연막(9) 및 더미 게이트 전극(11d)으로 구성된다. 이때, 도 4에 도시된 바와 같이 상기 게이트 전극(11d)의 양 옆에 위치하는 반도체기판(1)의 표면(A)은 과식각된다. 결과적으로, 상기 게이트 전극(11d)의 양 옆에 위치하는 반도체기판(1)에 식각손상(etch damage)이 가해진다. 이러한 식각 손상은 반도체기판의 결정결함을 유발시키어 후속공정에서 형성되는 소오스/드레인 영역의 접합누설전류 특성을 현저히 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 워드라인 패턴 및 게이트 패턴을 형성하는 동안 주변회로 영역의 반도체기판에 가해지는 식각 손상을 방지하기 위하여, 주변회로 영역의 게이트 층간절연막이 셀 어레이 영역의 게이트 층간절연막보다 두꺼운 비휘발성 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 주변회로 영역에 셀 어레이 영역의 게이트 층간절연막보다 두꺼운 게이트 층간절연막을 형성함으로써, 워드라인 패턴 및 게이트 패턴을 형성하는 동안 주변회로의 반도체기판에 가해지는 식각손상을 최소화시킬 수 있는 비휘발성 메모리소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 5는 일반적인 비휘발성 메모리소자의 평면도이다.
도 6a 내지 도 10a는 도 5의 Ⅰ-Ⅰ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 6b 내지 도 10b는 도 5의 Ⅱ-Ⅱ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 주변회로 영역의 게이트 층간절연막이 셀 어레이 영역의 게이트 층간절연막보다 두꺼운 비휘발성 메모리소자를 제공한다. 이 비휘발성 메모리소자는 반도체기판에 형성되고 제1 및 제2 활성영역을 한정하는 소자분리막, 상기 제1 활성영역의 상부를 가로지르는 워드라인 패턴 및 상기 제2 활성영역의 상부를 가로지르는 게이트 패턴을 포함한다. 상기 워드라인 패턴은 상기 제1 활성영역의 상부를 가로지르는 제어게이트 전극, 상기 제어게이트 전극 및 상기 제1 활성영역 사이에 개재된 부유게이트, 및 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재된 제1 게이트 층간절연막을 포함한다. 또한, 상기 게이트 패턴은 차례로 적층된 게이트 전극, 제2 게이트 층간절연막 및 더미 게이트 전극을 포함한다. 여기서, 상기 제2 게이트 층간절연막은 상기 제1 게이트 층간절연막보다 두껍다.
바람직하게는, 상기 제1 게이트 층간절연막은 차례로 적층된 제1 하부 절연막(lower insulating layer), 제1 중간 절연막(intermediate insulating layer) 및 제1 상부 절연막(upper insulating layer)을 포함하고, 상기 제2 게이트 층간절연막은 차례로 적층된 제2 하부 절연막, 제2 중간 절연막, 추가 절연막(additive insulating layer) 및 제2 상부 절연막을 포함한다. 상기 제1 하부절연막, 제1 중간 절연막 및 제1 상부 절연막은 각각 상기 제2 하부절연막, 제2 중간 절연막 및 제2 상부 절연막과 동일한 물질막이다.
상기 제1 및 제2 하부 절연막은 열산화막 또는 CVD 산화막인 것이 바람직하고, 상기 제1 및 제2 중간 절연막은 실리콘질화막인 것이 바람직하다. 또한, 상기 추가 절연막은 상기 제1 및 제2 중간 절연막에 대하여 식각 선택비를 갖는 물질막, 예컨대 CVD 산화막인 것이 바람직하다.
이에 더하여, 상기 제1 및 제2 상부 절연막은 열산화막 또는 CVD 산화막인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 메모리소자의 제조방법을 제공한다. 이 방법은 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판에 소자분리막을 형성하여 상기 셀 어레이 영역 및 주변회로 영역에 각각 제1 및 제2 활성영역을 한정하고, 상기 제1 및 제2 활성영역 상에 터널산화막을 형성하는 것을 포함한다. 상기 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하고, 상기 제1 도전막을 패터닝하여 상기 제1 활성영역을 덮는 부유게이트 패턴 및 상기 주변회로 영역을 덮는 게이트 전극 패턴을 형성한다. 상기 부유게이트 패턴을 갖는 셀 어레이 영역 전면 및 상기 게이트 전극 패턴의 전면에 각각 제1 게이트 층간절연막 및 상기 제1 게이트 층간절연막보다 두꺼운 제2 게이트 층간절연막을 형성한다. 상기 제1 및 제2 게이트 층간절연막이 형성된 결과물 전면에 제2 도전막을 형성한다.
상기 제1 게이트 층간절연막은 제1 하부 절연막, 제1 중간 절연막 및 제1 상부 절연막을 차례로 적층시킴으로써 형성하는 것이 바람직하다. 또한, 상기 제2 게이트 층간절연막은 제2 하부 절연막, 제2 중간 절연막, 추가 절연막(additive insulating layer) 및 제2 상부 절연막을 차례로 적층시킴으로써 형성하는 것이 바람직하다. 여기서, 상기 제1 및 제2 하부절연막은 동일한 공정단계에서 형성되고, 상기 제1 및 제2 중간절연막 역시 동일한 공정단계에서 형성된다. 이와 마찬가지로, 상기 제1 및 제2 상부절연막은 동일한 공정단계에서 형성된다.
구체적으로, 상기 제1 및 제2 게이트 층간절연막을 형성하는 방법은 상기 부유게이트 패턴 및 상기 게이트 전극 패턴이 형성된 결과물 전면에 하부 절연막을 형성하는 것을 포함한다. 상기 하부절연막 상에 중간절연막을 형성하고, 상기 주변회로 영역 내의 중간절연막 상에 선택적으로 추가절연막 패턴을 형성한다. 상기 추가절연막 패턴은 상기 중간절연막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 다음에, 상기 추가절연막 패턴이 형성된 결과물 전면에 상부절연막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 도면들에 있어서, 참조부호 "a" 및 "b"로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다. 특히, 주변회로 영역(b)은 비휘발성 메모리소자의 저전압 트랜지스터, 즉 독출용 트랜지스터(read transistor)가 형성되는 영역을 나타낸다.
도 5는 일반적인 낸드형 플래쉬 메모리소자의 평면도이다.
도 5를 참조하면, 셀 어레이 영역(a) 내에 서로 평행한 제1 활성영역들(53a)이 배치되고, 주변회로 영역(b) 내에 제2 활성영역(53b)이 배치된다. 상기 제1 및 제2 활성영역들(53a, 53b)은 반도체기판의 소정영역에 형성되는 소자분리막(도시하지 않음)에 의해 한정된다. 복수개의 평행한 워드라인 패턴들이 상기 제1 활성영역들(53a)의 상부를 가로지르고, 게이트 패턴이 상기 제2 활성영역(53b)의 상부를 가로지른다.
상기 각 워드라인 패턴은 상기 제1 활성영역들(53a)의 상부를 가로지르는 제어게이트 전극(69c), 상기 제어게이트 전극(69c) 및 상기 제1 활성영역(53a) 사이에 개재된 부유게이트(57f), 및 상기 제어게이트 전극(69c) 및 상기 부유게이트(57f) 사이에 개재된 제1 게이트 층간절연막(도시하지 않음)을 포함한다. 또한, 상기 게이트 패턴은 상기 차례로 적층된 게이트 전극(57g), 상기 제1 게이트 층간절연막보다 두꺼운 제2 게이트 층간절연막(도시하지 않음), 및 더미 게이트 전극(69d)을 포함한다. 결과적으로, 상기 게이트 전극(57g)은 상기 더미 게이트 전극(69d)과 중첩된다. 바람직하게는, 도 5에 도시된 바와 같이, 상기 더미 게이트 전극(69d)은 게이트 전극(57g)의 일부분과 중첩된다. 따라서, 상기 더미 게이트 전극(69d)에 의해 덮여지지 않은 게이트 전극(57g)의 소정영역을 콘택홀(83)을 사용하여 노출시키는 것이 용이하다.
상기 부유게이트(57f)는 상기 워드라인 패턴을 형성하는 동안 상기 제1 활성영역들(53a)을 덮는 부유게이트 패턴(57a)을 자기정렬 방식을 사용하여 식각함으로써 형성된다.
상기 제1 게이트 층간절연막은 차례로 적층된 하부절연막, 중간절연막 및 상부절연막을 포함하고, 상기 제2 게이트 층간절연막은 차례로 적층된 하부절연막, 중간절연막, 추가절연막 및 상부절연막을 포함한다. 따라서, 상기 제2 게이트 층간절연막은 상기 제1 층간절연막에 비하여 상기 추가절연막의 두께만큼 더 두껍다. 상기 하부절연막은 열산화막인 것이 바람직하고, 상기 중간절연막은 실리콘질화막인 것이 바람직하다. 또한, 상기 추가절연막은 상기 중간절연막에 대하여 식각선택비를 갖는 물질막, 예컨대 CVD 산화막인 것이 바람직하고, 상기 상부절연막은 열산화막 또는 CVD 산화막인 것이 바람직하다.
도 6a 내지 도 10a는 도 5의 Ⅰ-Ⅰ'선에 따라 취해진 단면도들이고, 도 6b 내지 도 10b는 도 5의 Ⅱ-Ⅱ'선에 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 셀 어레이 영역(a) 및 주변회로 영역(b)에 각각 제1 활성영역들(도 5의 53a) 및 제2 활성영역(도 5의 53b)을 한정한다. 상기 소자분리막은 통상의 소자분리 공정, 예컨대 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자분리 공정을 사용하여 형성할 수 있다. 상기 제1 및 제2 활성영역들 상에 터널산화막(55)을 형성한다. 상기 터널산화막(55)은 100Å 이하의 얇은 두께를 갖는 열산화막으로 형성한다.
상기 터널산화막(55)이 형성된 결과물 전면에 제1 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제1 도전막을 패터닝하여 제1 활성영역들을 덮는 부유게이트 패턴들(57a) 및 주변회로 영역(b)의 전면을 덮는 게이트 전극패턴(57b)을 형성한다. 결과적으로, 도 6a에 도시된 바와 같이, 셀 어레이 영역(a) 내의 소자분리막(53)이 노출된다. 여기서, 상기 제1 도전막을 패터닝하는 공정은 상기 부유게이트 패턴(57b)의 측벽이 도 6a에 도시된 바와 같이 양의 경사(positive slope)를 갖도록 실시하는 것이 바람직하다. 이는, 후속공정에서 제2 도전막을 형성하는 동안, 상기 부유게이트 패턴들(57a) 사이의 갭 영역 내에 보이드가 형성되는 것을 방지하기 위함이다.
도 7a 및 도 7b를 참조하면, 상기 부유게이트 패턴들(57a) 및 게이트 전극 패턴(57b)이 형성된 결과물 전면에 예비 게이트 층간절연막(preliminary inter-gate insulating layer; 64)을 형성한다. 상기 예비 게이트 층간절연막(64)은 하부절연막(59), 중간절연막(61) 및 추가절연막(63)을 차례로 적층시킴으로서 형성된다. 여기서, 상기 하부절연막(59)은 열산화막 또는 CVD 산화막으로 형성하는 것이 바람직하고, 상기 중간절연막(61)은 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 추가절연막(63)은 상기 중간절연막(61)에 대하여 식각선택비를 갖는 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다.
상기 추가절연막(63)을 CVD 산화막으로 형성하는 경우에, 셀 어레이 영역(a)에 형성되는 CVD 산화막은 주변회로 영역(b)에 형성되는 CVD 산화막에 비하여 얇게 형성될 수 있다. 이는, 패턴밀도의 차이에 따라 물질막의 증착속도가 다른 CVD 공정의 특성에 기인한다. 결과적으로, 주변회로 영역(b)에 형성된 예비 게이트 층간절연막(64)은 셀 어레이 영역(a)에 형성되는 예비 게이트 층간절연막(64)보다 두꺼울 수 있다. 이에 따라, 후속공정으로서 상기 예비 게이트 층간절연막(64)이 형성된 결과물 전면에 제2 도전막을 직접 형성할 수도 있다. 그러나, 셀 어레이 영역(a)에 형성된 예비 게이트 층간절연막(64) 및 주변회로 영역(b)에 형성된 예비 게이트 층간절연막(64) 사이의 두께차이를 더욱 증가시켜야 할 필요가 있는 경우에는, 상기 예비 게이트 층간절연막(64) 상에 상기 주변회로 영역(b)을 덮는 제1 포토레지스트 패턴(65)을 형성한다.
도 8a 및 도 8b를 참조하면, 상기 제1 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 추가절연막(63)을 선택적으로 식각하여 상기 셀 어레이 영역(a) 내의 중간절연막(61)을 노출시키는 추가절연막 패턴(63')을 형성한다. 이때, 상기 추가절연막(63)은 습식식각 공정을 사용하여 식각하는 것이 바람직하다. 다음에, 상기 제1 포토레지스트 패턴(65)을 제거한 후, 그 결과물 전면에 상부절연막(67), 예컨대 CVD 산화막 또는 열산화막을 형성한다. 이에 따라, 상기 셀 어레이 영역(a) 내에 제1 게이트 층간절연막(64a)가 형성되고, 상기 주변회로 영역(b)에 상기 제1 게이트 층간절연막(64a)보다 두꺼운 제2 게이트 층간절연막(64b)이 형성된다.
상기 제1 게이트 층간절연막(64a)은 차례로 적층된 하부절연막(59), 중간절연막(61) 및 상부절연막(67)을 포함하고, 상기 제2 게이트 층간절연막(64b)은 차례로 적층된 하부절연막(59), 중간절연막(61), 추가절연막 패턴(63') 및 상부절연막(67)을 포함한다. 결과적으로, 부유게이트 패턴(57a)의 경사진 측벽 상에 형성된 제1 게이트 층간절연막(64a)의 제3 수직두께(T3) 및 게이트 전극 패턴(57b) 상에 형성된 제2 게이트 층간절연막(64b)의 제4 수직두께(T4) 사이의 차이를 종래기술에 비하여 현저히 감소시킬 수 있다.
상기 상부절연막(67)이 형성된 결과물 전면에 제2 도전막(69)을 형성한다. 상기 제2 도전막(69)은 도우핑된 폴리실리콘막 또는 내화성 금속막을 포함하는 폴리사이드막으로 형성할 수 있다. 이어서, 상기 제2 도전막(69) 상에 제2 포토레지스트 패턴(71)을 형성한다. 상기 제2 포토레지스트 패턴(71)은 제1 활성영역들 및 제2 활성영역의 상부를 가로지른다.
도 9a 및 도 9b를 참조하면, 상기 제2 포토레지스트 패턴(71)을 식각 마스크로 사용하여 상기 제2 도전막(69), 제1 및 제2 게이트 층간절연막(64a, 64b), 및 부유게이트 패턴(57a) 및 게이트 전극 패턴(57b)를 연속적으로 식각한다. 그 결과, 상기 셀 어레이 영역(a) 및 주변회로 영역(b) 내에 각각 상기 제1 활성영역들의 상부를 가로지르는 복수개의 평행한 워드라인 패턴들(74a) 및 상기 제2 활성영역의 상부를 가로지르는 게이트 패턴(74b)이 형성된다. 이때, 도 8a 및 도 8b에서 언급된 바와 같이, 상기 제3 수직두께(T3) 및 제4 수직두께(T4) 사이의 차이가 종래기술에 비하여 현저히 감소된 값을 보이므로, 상기 게이트 패턴(74b) 양 옆의 반도체기판(51)에 식각 손상이 가해지는 현상을 방지할 수 있다.
상기 워드라인 패턴들(74a)의 각각은 차례로 적층된 부유게이트(57f), 제1 게이트 층간절연막(64a) 및 제어게이트 전극(69c)를 포함한다. 여기서, 상기 부유게이트(57f)는 상기 제어게이트 전극(69c) 및 상기 제1 활성영역이 중첩되는 부분에만 형성된다. 또한, 상기 게이트 패턴(74b)은 차례로 적층된 게이트 전극(57g), 제2 게이트 층간절연막(64b) 및 더미 게이트 전극(69d)을 포함한다. 이어서, 상기 제2 포토레지스트 패턴(71)을 제거한 후, 통상의 기술을 사용하여 상기 워드라인패턴들(74a) 및 게이트 패턴(74b)의 측벽들에 스페이서(73)를 형성한다.
상기 워드라인 패턴들(74a), 게이트 패턴(74b), 상기 소자분리막(53) 및 상기 스페이서(73)를 이온주입 마스크로 사용하여 상기 제1 및 제2 활성영역들에 불순물을 주입하여 소오스/드레인 영역들(75a, 75b)을 형성한다. 상기 스페이서(73)를 형성하기 전에, 제2 활성영역에만 선택적으로 1×1012내지 1×1014ion atoms/㎠의 낮은 도우즈로 불순물을 주입하여 주변회로 영역(b) 내에 엘디디형의 소오스/드레인 영역(75b)을 형성할 수도 있다. 이어서, 상기 소오스/드레인 영역들(75a, 75b)이 형성된 결과물 전면에 제1 층간절연막(77)을 형성한다. 상기 제1 층간절연막(77) 상에 제3 포토레지스트 패턴(79)을 형성하여 상기 더미 게이트 전극(69d)의 일부분을 식각하기 위한 영역을 한정한다.
도 10a 및 도 10b를 참조하면, 상기 제3 포토레지스트 패턴(79)을 식각마스크로 사용하여 상기 제1 층간절연막(77), 상기 더미 게이트 전극(69d) 및 상기 제2 게이트 층간절연막(64b)를 연속적으로 식각하여 상기 게이트 전극(57g)의 일부분을 노출시킨다. 다음에, 상기 제3 포토레지스트 패턴(79)를 제거한 후, 그 결과물 전면에 제2 층간절연막(81)을 형성한다. 상기 제2 층간절연막(81) 및 제1 층간절연막(77)을 패터닝하여 상기 게이트 전극(57g)의 일 부분을 노출시키는 콘택홀(83)을 형성한다. 이때, 도시하지는 않았지만, 상기 제어게이트 전극(69c)의 소정영역을 노출시키는 콘택홀이 형성될 수도 있다.
상술한 바와 같이 본 발명에 따르면, 셀 어레이 영역 내의 부유게이트 패턴의 측벽에 형성되는 제1 게이트 층간절연막의 수직두께 및 주변회로 영역 내의 게이트 전극 패턴 상에 형성되는 제2 게이트 층간절연막의 수직두께 사이의 차이를 최소화시킬 수 있다. 이에 따라, 워드라인 패턴 및 게이트 패턴을 형성하기 위한 식각공정을 실시하는 동안 주변회로 영역 내의 활성영역에 식각손상이 가해지는 것을 방지할 수 있다. 그 결과, 주변회로 영역에 형성되는 소오스/드레인 영역의 접합누설전류 특성을 개선시킬 수 있다.

Claims (16)

  1. 반도체기판에 형성되고, 제1 및 제2 활성영역을 한정하는 소자분리막;
    상기 제1 활성영역의 상부를 가로지르는 제어게이트 전극;
    상기 제1 활성영역 및 상기 제어게이트 전극 사이에 개재된 부유게이트;
    상기 부유게이트 및 상기 제어게이트 전극 사이에 개재된 제1 게이트 층간절연막;
    상기 제2 활성영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극 상에 형성되고, 상기 게이트 전극과 중첩된 더미 게이트 전극; 및
    상기 게이트 전극 및 상기 더미 게이트 전극 사이에 개재되고, 상기 제1 게이트 층간절연막보다 두꺼운 제2 게이트 층간절연막을 포함하는 비휘발성 메모리소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 층간절연막은 차례로 적층된 하부 절연막(lower insulating layer), 중간 절연막(intermediate insulating layer) 및 상부 절연막(upper insulating layer)을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
  3. 제 2 항에 있어서,
    상기 제2 게이트 층간절연막은 차례로 적층된 하부 절연막, 중간 절연막, 추가 절연막(additive insulating layer) 및 상부 절연막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
  4. 제 3 항에 있어서,
    상기 하부 절연막은 열산화막 또는 CVD 산화막인 것을 특징으로 하는 비휘발성 메모리소자.
  5. 제 3 항에 있어서,
    상기 중간 절연막은 실리콘질화막인 것을 특징으로 하는 비휘발성 메모리소자.
  6. 제 3 항에 있어서,
    상기 추가 절연막은 CVD 산화막인 것을 특징으로 하는 비휘발성 메모리소자.
  7. 제 3 항에 있어서,
    상기 상부 절연막은 열산화막 또는 CVD 산화막인 것을 특징으로 하는 비휘발성 메모리소자.
  8. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판을 준비하는 단계;
    상기 반도체기판에 소자분리막을 형성하여 상기 셀 어레이 영역 및 상기 주변회로 영역에 각각 제1 활성영역 및 제2 활성영역을 한정하는 단계;
    상기 제1 및 제2 활성영역 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 패터닝하여 상기 제1 활성영역 상의 상기 터널산화막을 덮는 부유 게이트 패턴 및 상기 주변회로 영역을 덮는 게이트 전극 패턴을 형성하는 단계;
    상기 부유 게이트 패턴을 포함하는 상기 셀 어레이 영역의 전면 및 상기 게이트 전극 패턴의 전면에 각각 제1 게이트 층간절연막 및 상기 제1 게이트 층간절연막보다 두꺼운 제2 게이트 층간절연막을 형성하는 단계; 및
    상기 제1 및 제2 게이트 층간절연막이 형성된 결과물 전면에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 게이트 층간절연막을 형성하는 단계는
    상기 부유게이트 패턴 및 상기 게이트 전극 패턴이 형성된 결과물 전면에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상에 중간 절연막을 형성하는 단계;
    상기 주변회로 영역 내의 상기 중간 절연막 상에 선택적으로 추가 절연막 패턴을 형성하는 단계; 및
    상기 추가 절연막 패턴이 형성된 결과물 전면에 상부 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부 절연막은 열산화막 또는 CVD 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 중간 절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 추가 절연막 패턴을 형성하는 단계는
    상기 중간 절연막 상에 상기 중간절연막에 대하여 식각 선택비를 갖는 추가 절연막을 형성하는 단계; 및
    상기 추가절연막을 패터닝하여 상기 셀 어레이 영역 내의 상기 중간절연막을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 추가 절연막은 CVD 산화막으로 형성하는 것을 특징으로 하는 비휘발성메모리소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 추가절연막을 패터닝하는 공정은 습식 식각 공정을 사용하여 실시하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 상부 절연막은 열산화막 또는 CVD 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 제2 도전막을 형성하는 단계 후에,
    상기 제2 도전막, 상기 제1 및 제2 게이트 층간절연막, 상기 부유 게이트 패턴, 및 상기 게이트 전극 패턴을 패터닝하여 상기 제1 활성영역의 상부를 가로지르는 워드라인 패턴 및 상기 제2 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 단계를 더 포함하되, 상기 워드라인 패턴은 상기 제1 활성영역의 상부를 가로지르는 제어게이트 전극, 상기 제어게이트 전극 및 상기 제1 활성영역 사이에 개재된 부유게이트 및 상기 제어게이트 전극 및 상기 부유게이트 사이에 개재된 제1 게이트 층간절연막를 포함하고, 상기 게이트 패턴은 차례로 적층된 게이트 전극, 제2 게이트 층간절연막 및 더미 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성메모리소자의 제조방법.
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