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KR100356637B1 - 시스템 ｌｓｉ 칩 및 그 제조 방법 - Google Patents

시스템 ｌｓｉ 칩 및 그 제조 방법 Download PDF

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KR100356637B1
KR100356637B1 KR1020000018141A KR20000018141A KR100356637B1 KR 100356637 B1 KR100356637 B1 KR 100356637B1 KR 1020000018141 A KR1020000018141 A KR 1020000018141A KR 20000018141 A KR20000018141 A KR 20000018141A KR 100356637 B1 KR100356637 B1 KR 100356637B1
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wiring
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interlayer insulating
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system lsi
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고야마도오루
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미쓰비시덴키 가부시키가이샤
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Abstract

시스템 LSI 칩에 있어서, 제품 영역을 확보하면서, 제품 영역으로부터 독립한 배선 TEG(Test Element Group) 영역을 설치한다.
시스템 LSI 칩의 메모리부 상층의 배선층 중 유효하게 사용되지 않던 더미 패턴층을 더미 패턴 기능을 남기면서, 규모가 큰 배선 TEG 영역(104a)으로서 이용한다.

Description

시스템 ＬＳＩ 칩 및 그 제조 방법{SYSTEM LSI CHIP AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 배선에 대한 테스트 구조(Test Element Group : 이하, TEG라고 함)를 구비한 시스템 LSI 칩에 관한 것이다.
LSI 등의 반도체 장치에서는 소자의 미세화, 고집적화에 따라 배선의 미세화, 다층화가 진행되고 있다. 배선의 미세화, 다층화에 따라, 층간 절연막을 포함시킨 배선 구조 및 그 제조 프로세스는 복잡화되고, 지금이야말로 배선의 완성도가 제품의 성능이나 수율을 좌우한다고 해도 과언은 아니다. 수율 개선이나 프로세스 관리를 위해서는, 정확하고 또한 신속하게 배선의 완성도를 평가할 필요가 있다. 배선의 완성도 평가에는, 결함이나 이물질 혼입 등의 우발적 요인에 따라 발생한 단선, 단락 등의 이상이 없는지, 또한 배선 폭 등이 설계대로 형성되었는지 등을 체크하기 위한 공정 직후의 평가나, 다 완성된 칩의 경년 변화(마이그레이션에 의한 배선 중의 보이드의 발생 등)를 체크하기 위한 가속 시험에 의한 신뢰성 평가 등, 여러가지가 있다.
제품 칩 내의 배선 그 자체의 완성도를 평가하기 위해서는, 제품 칩내의 다른 회로 요소의 영향을 받지 않고 독립하여 평가할 필요가 있지만, 제품 칩을 이용하여 그와 같은 평가를 행하는 것은 곤란하여 효율이 나쁘기 때문에, 종래부터 배선 구조만을 형성한 여러가지 TEG를 이용하여 평가가 행해지고 있다. 구체적으로는, 그와 같은 배선 TEG의 저항치 등의 파라미터를 계측하고, 설계치와 다른 경우에는 에미션 현미경에 의한 관찰이나 OBIC(Optical Beam Induced Current) 해석 등의 광학적 수법을 이용하여 문제점이나 이상이 있는 곳을 검출함으로써, 배선을 평가한다.
종래의 배선 TEG의 형태에는, 제품 웨이퍼와는 별개로 배선 TEG만을 형성한 테스트용 웨이퍼를 제작하는 경우와, 제품 웨이퍼 중 제품 칩 영역 밖에 배선 TEG 영역을 설치하는 경우가 있었다.
그러나, 전자의 경우에는 테스트용 웨이퍼가 제품 웨이퍼와 별개이기 때문에, 우발적 요인에 의해 제품 웨이퍼 내에 발생한 이상을 테스트용 웨이퍼가 정확하게 반영하지 않을 가능성이 있다. 우발적 요인에 의해 발생하는 이상에 에 대한 검출율을 향상시키기 위해서는, 통계적인 조사가 필요하기 때문에 테스트용 웨이퍼의 작성 빈도를 증가시킬 필요가 있지만, 그러면 제품의 비용 상승으로 연결된다.
한편, 후자의 경우도, 제품 웨이퍼 내에 배선 TEG 영역을 설치함으로써 제품 칩이 차지하는 면적이 작아져 제품 칩의 수율이 저하하므로, 제품의 비용 상승으로 연결된다. 이 경우, 배선 TEG 영역을 축소하여 비용 상승을 피하는 것은 가능하지만, 배선 TEG 영역의 면적이 작아지면 우발적 요인에 따라 발생하는 이상에 대한 검출율이 저하하므로, 제품에 대한 충분한 검사를 기대할 수 없게 된다.
이와 같이 종래의 배선 TEG의 형태에서는, 제품 칩 내에 우발적 요인에 의해 발생하는 이상에 대한 검출율을 향상시키기 위해서는 비용 상승을 피할 수 없었다.
따라서, 제품 칩 그 자체의 내부에 배선 TEG를 만들어 넣는 것을 생각할 수 있다. 제품 칩의 내부에는 몇 개의 빈 스페이스가 존재하므로, 그 빈 스페이스를 배선 TEG의 형성 영역으로서 이용하는 것이다. 그와 같은 예로서, 특개평5-144917호 공보에 기재된 기술이 있다. 도 9에 도시된 칩 CP2는 이 기술에 대해 설명하는 평면도이다. 칩 CP2에는, 기판 배선 TEG가 형성된 빈 스페이스(301)와, 내부 셀 및 정규의 배선이 형성된 영역(302)과, I/O 셀이 형성된 영역(303)이 존재한다.
이 기술을 이용하면 제품 칩 내에 배선 TEG를 형성하므로, 다수의 테스트용웨이퍼를 제작하지 않고, 우발적 요인에 의해 제품 칩 내에 발생한 이상을 검출할 수 있다. 또한, 제품 칩 내의 빈 스페이스를 이용하고 있으므로 제품 칩의 수율의 저하를 초래하는 일도 없다. 따라서, 종래의 배선 TEG가 갖는 문제를 회피하면서, 배선의 완성도를 평가하는 것이 가능해진다.
그러나, 이 특개평5-144917호 공보에 개시된 기술에서는, 제품 칩 내의 빈 스페이스(예를 들면 칩의 네 코너)에 배선 TEG를 형성하는 기술이 있을 뿐으로, 배선 TEG의 형성 위치에 따른 효과의 차이는 고려하지 않는다. 즉, 도 9에 도시된 칩 CP2인 경우, 배선 TEG는, 내부 셀 및 정규의 배선의 형성 영역(302) 및 I/O 셀 형성 영역(303)과 평면에서 봤을 때 별개의 영역으로 형성되어 있지만, 이와 같이 제품으로서 기능하는 영역(이하, 제품 영역이라고 함)을 평면에서 봤을 때 멀리 두면, 빈 스페이스가 조금밖에 없어 배선 TEG 영역이 충분한 면적을 취할 수 없을 가능성도 있다.
그런데, 다층 배선 구조를 구비한 칩에는, 제품 영역이 존재하는 평면 외에 빈 스페이스가 넓게 존재하는 것이 있다. 메모리와 논리를 일체화한 시스템 LSI 칩에서는, 논리부에서는 많은 층에 걸쳐 배선이 존재하는 다층 배선 구조가 필요하지만, 메모리부에서는 일반적으로 전원/접지 배선 등에 필요한 2층분 정도의 상부 배선층이 존재하면 된다. 그 때문에, 메모리부의 상부 배선층 상에는, 메모리부의 면적에 상당하는, 꽤 넓은 빈 스페이스가 존재한다.
단 시스템 LSI인 경우, 이 빈 스페이스에는 통상, 수 ㎛ 각 정도의 더미 패턴이라고 하는 금속막이 깔린다. 이 더미 패턴은 논리부의 다층 배선 구조의 배선막 형성을 위해 화학적 기계 연마(Chemical Mechanical Polishing : 이하, CMP 라고 함) 처리할 때에 메모리부의 층간 절연막의 표면에 디싱(접시형의 오목부)을 생기지 않도록 하는 것, 및 메모리부에서의 금속막의 면적이 적어 논리부의 배선막의 패턴 형성시에 논리부와 메모리부에서 에칭 속도차가 생기는 것을 방지하기 위해 금속막 조밀도의 밸런스를 확보하는 것을 목적으로 하여 설치된다.
도 10∼12는 이러한 시스템 LSI 칩 CP1의 구조에 대해 예시한 것이다. 도 10은 칩 상의 메모리부 MM 및 논리부 LG의 평면에서 봤을 때 레이아웃도를 도시하고 있고, 도 11은 메모리부 MM에서의 영역 RG를 확대하여 메모리셀 어레이 상의 빈스페이스 속에 형성된 더미 패턴 DP의 배열을 나타낸 평면도이다. 도 10에서는, 메모리부 MM이 논리부 LG와 같은 정도의 규모로 설계되어 있다. 시스템 LSI 칩 중, 이 메모리부 MM이 차지하는 면적의 비율은 다양하지만, 통상은 시스템 LSI 칩 CP1의 전 영역 중, 메모리부 MM이 어느 정도 큰 규모를 차지하는 일이 많다.
또한, 도 12는, 도 11 중 절단선 C-C에서의 단면도이다. 도 12에 도시된 바와 같이 메모리부 MM은, 기판(401) 상에 메모리셀 MC(예를 들면 DRAM과 캐패시터의 1조)를 다수 개 갖는 소자층(402)을 구비하고, 그 상부에, 전원/접지 배선 IL1, IL2를 갖는 배선층(403)과, 더미 패턴 DP가 다수 개 형성된 더미 패턴층(404)을 구비하고 있다. 더미 패턴 DP는 논리부 LG의 다층 배선 구조 중의 각 층의 배선(도시하지 않음)의 표면과 동일 평면 상에 있는 표면을 갖고 있다. 또 도 12에서는, 예로서 더미 패턴층(404)이 3층분 형성된 경우를 나타내고 있다. 또, 메모리셀 MC와 전원/접지 배선 IL1 사이, 전원/접지 배선 IL1과 전원/접지 배선 IL2 사이, 전원/접지 배선 IL2와 더미 패턴층(404)사이 및 더미 패턴층(404) 중 각 층 사이에는, 각각 층간 절연막 IS0, IS1, IS2, IS3, IS4가 형성되고, 각 층이 상호 절연되어 있다. 그리고, 최상부의 더미 패턴 DP의 상에는 표면을 보호하는 패시베이션막 PV가 형성되어 있다. 또한 도 12에서는, 소자층(402)의 바로 위의 배선 IL1이 형성된 층을 1층째, 배선 IL2의 형성된 층을 2층째, 더미 패턴층(404) 중 각 층을 하측으로부터 순서대로 3층째, 4층째, 5층째로서, 각각 표시하고 있다.
이와 같이, 칩 CP1의 메모리부 MM에서는 3∼5층째에, 메모리부 MM의 면적과 같은 정도의 넓이의 배선 영역을 형성하는 여지가 있음에도 불구하고, 더미 패턴으로서 이용하는 것 외에는 유효하게 사용되지 않았다.
본 발명은, 시스템 LSI 칩의 메모리부의 메모리 셀 상의 빈 스페이스 중 유효하게 사용되지 않던 더미 패턴층을, 더미 패턴 기능을 남기면서, 규모가 큰 배선 TEG 영역으로서 이용하는 것을 목적으로 한다.
본 발명 중 청구항 1에 관한 것은, 표면에 제1 및 제2 영역을 갖는 기판과, 상기 기판의 상기 제1 영역 상에 형성된 다층 배선 구조와, 상기 기판의 상기 제2 영역 상에 형성되어, 메모리셀을 갖는 소자층과, 상기 소자층 상에 형성된 층간 절연막과, 상기 층간 절연막 상에 상기 제2 영역의 전역에 걸쳐 형성된 배선 테스트 구조를 구비하는 시스템 LSI 칩이다.
본 발명 중 청구항 2에 관한 것은, 상기 다층 배선 구조 및 상기 배선 테스트 구조는 공통의 공정에서 형성된, 청구항 1에 기재된 시스템 LSI 칩이다.
본 발명중 청구항 3에 관한 것은, 표면에 제1 및 제2 영역을 갖는 기판을 준비하는 제1 공정과, 상기 제2 영역 상에 메모리셀을 갖는 소자층을 형성하는 제2 공정과, 상기 제1 영역 상 및 상기 소자층 상에 제1 층간 절연막을 형성하는 제3 공정과, 상기 제1 층간 절연막 상에 제1 도전막을 형성하는 제4 공정과, 상기 제1 도전막을 패터닝하여, 상기 제1 영역의 상기 제1 층간 절연막 상에는 다층 배선 구조를 형성하고, 상기 제2 영역의 상기 제1 층간 절연막 상에는 상기 제2 영역의 전역에 걸친 배선 테스트 구조를 형성하는 제5 공정을 구비하고, 상기 배선 테스트 구조 및 상기 다층 배선 구조를 상기 기판의 두께 방향으로도 연장하여 형성하는 경우에는, 상기 배선 테스트 구조 및 상기 다층 배선 구조를 덮도록 더욱 제2 층간 절연막을 형성하는 제6 공정과, 상기 제2 층간 절연막에 패터닝을 실시하여, 상기 배선 테스트 구조 및 상기 다층 배선 구조를 노출시키는 비어 홀을 형성하는 제7 공정과, 상기 제7 공정에 계속해서 상기 제2 층간 절연막 상에 제2 도전막을 형성하는 제8 공정과, 상기 제2 도전막에 패터닝을 실시하여, 상기 제1 영역의 상기 제2 층간 절연막 상에 상기 다층 배선 구조를 연장하여 형성하고, 상기 제2 영역의 상기 제2 층간 절연막 상에 상기 배선 테스트 구조를 연장하여 형성하는 제9 공정을 더욱 구비하고, 상기 제5 또는 제9 공정이, 상기 배선 테스트 구조 중 상기 기판으로부터 가장 먼 부분을 형성하는 공정인 경우에는, 상기 제1 또는 제2 층간 절연막 상에 상기 배선 테스트 구조에 접속된 전극 패드도 형성하는, 시스템 LSI 칩의 제조 방법이다.
도 1은 본 발명의 실시예 1의 시스템 LSI 칩의 일부를 도시한 도면.
도 2는 본 발명의 실시예 1의 시스템 LSI 칩의 단면을 나타낸 도면.
도 3은 본 발명의 실시예 2의 시스템 LSI 칩의 일부를 나타낸 도면.
도 4는 본 발명의 실시예 3의 시스템 LSI 칩의 일부를 나타낸 도면.
도 5는 본 발명의 실시예 4의 시스템 LSI 칩의 일부를 나타낸 도면.
도 6은 본 발명의 실시예 4의 시스템 LSI 칩의 단면을 나타낸 도면.
도 7은 본 발명의 실시예 5의 시스템 LSI 칩의 단면을 나타낸 도면.
도 8은 도 7에 이르기 전의 단계의 시스템 LSI 칩의 단면을 나타낸 도면.
도 9는 종래의 반도체 장치를 나타낸 도면.
도 10은 시스템 LSI 칩을 나타낸 도면.
도 11은 종래의 시스템 LSI 칩의 일부를 나타낸 도면.
도 12는 종래의 시스템 LSI 칩의 단면을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판
102 : 소자층
104a : 더미 패턴층
IS : 층간 절연막
VC : 비어홀 컨택트
SH1, SH2 : 단락 검출용 배선 패턴
WB : 단선 검출용 배선 패턴
P4, P5 : 전극 패드
실시예1.
본 실시예는, 다수의 비어 홀 접속부를 구비한 1연속의 배선 구조(이하, 비어 홀 체인이라고 적음)를 배선 TEG의 일례로서, 메모리부의 더미 패턴층에 구비한 시스템 LSI 칩이다.
도 1은, 도 10에 도시된 시스템 LSI 칩 CP1의 메모리부 MM의 상층의 더미 패턴층에, 비어 홀 체인 VC를 배선 TEG로서 형성한 경우의 영역 RG의 확대도이고, 비어 홀 체인 VC의 배열의 일례를 나타내고 있다.
이 비어 홀 체인 VC는, 상층의 배선 IL4와 층간 절연막 IS3을 통한 하층의 배선 IL3과 그것을 연결하는 비어 홀 접속부 VH가 각각 복수개 형성되고, 이들이 연결되어 구성되어 있다. 예를 들면, 도 1의 경우에서는, 비어 홀 체인 VC는, 배선 IL3과, 배선 IL3의 양끝에 설치된 비어 홀 접속부 VH와, 배선 IL3의 일단의 비어 홀 접속부 VH에 일단이 접속되어 배선 IL3에 대해 직각으로 배치된 배선 IL4를 1조로 하고, 어느 한 1조 중 배선 IL4에 다른 조 중 배선 IL4에 접속되지 않은 비어 홀 접속부 VH를 접속하는 것을 반복하여 지그재그형으로 형성되어 있다. 그리고, 도면 중 몇개의 반환 부분 IL3a를 구비하여, 메모리부 MM의 전역에 걸쳐 형성되어 있다. 또한, 비어 홀 체인 VC의 양끝에는 전극 패드 a, b가 접속되어 있다. 또, 이러한 비어 홀 체인의 유사예는, 예를 들어 특개평4-290242호 공보에 기재되어 있지만, 본 실시예와 같이 메모리부의 메모리 셀 상의 빈 스페이스에 설치되는 예는 발견되지 않는다.
또한 도 2는, 도 1의 절단선 A-A에서의 단면을 나타낸 도면이다. 이 비어 홀 체인 VC가 형성된 메모리부 MM은, 기판(101) 상에 메모리셀 MC(예를 들면 DRAM과 캐패시터의 1조)를 다수개 갖는 소자층(102)을 구비하고, 그 상부에 예를 들면 전원/접지 배선 ILl, IL2를 갖는 배선층(103)과, 배선 IL3, IL4 및 비어 홀 접속부 VH로 구성된 비어 홀 체인 VC를 갖는 TEG 겸 더미 패턴층(104a)과, 더미 패턴 DP를갖는 더미 패턴층(104b)을 구비하고 있다. 또한, 메모리셀 MC와 전원/접지 배선 IL1사이, 전원/접지 배선 IL1과 전원/접지 배선 IL2사이, 전원/접지 배선 IL2와 배선 IL3사이, 배선 IL3과 배선 IL4사이, 및 배선 IL4와 더미 패턴 DP사이에는 각각 층간 절연막 IS0, IS1, IS2, IS3, IS4가 형성되어, 각층이 상호 절연되어 있다. 그리고, 최상부의 더미 패턴 DP 상에는 표면을 보호하는 패시베이션막 PV가 형성되어 있다. 또 도 2에서는, 전원/접지 배선 IL1의 형성된 층을 1층째, 전원/접지 배선 IL2가 형성된 층을 2층째, 배선 IL3이 형성된 층을 3층째, 배선 IL4가 형성된 층을 4층째, 더미 패턴 DP가 형성된 층을 5층째로 표시하고 있다. 또한, 비어 홀 체인 VC의 양끝에는 전극 패드 a, b가 접속된다. 전극 패드 a, b는 예를 들면 제품 영역의 전극 패드와는 별개로 시스템 LSI 칩의 최상층(도 2의 경우이면 5층째)에 형성된다(도시하지 않음).
또 도시하지는 않았지만, 전원/접지 배선 IL1, IL2, 배선 IL3, IL4, 더미 패턴 DP 및 층간 절연막 IS0∼IS4의 형성시에는, 공통의 공정에서 논리부 LG에서도 배선 및 층간 절연막이 형성되어 있다.
본 실시예에 따른 시스템 LSI 칩을 이용하면, 메모리부 MM의 다층 배선 구조중의 더미 패턴층에 비어 홀 체인 VC의 TEG를 형성하고 있으므로, 제품 칩에서 발생하는 결함이나 이물질 혼입 등의 우발적 요인에 의한 이상을 검출할 수 있고, 제품 칩 내의 다른 회로 요소로부터 독립하여 배선 그 자체의 완성도 평가를 할 수 있다. 즉, 비어 홀 체인 VC의 저항치 등의 파라미터를 측정하여, 설계치로부터 어긋나 있는지의 여부를 판단하고, 허용 범위를 넘어 어긋나는 경우에는 에미션 현미경 등을 이용하여 문제점이나 이상이 있는 곳을 분석하여 제품 칩 배선의 완성도 평가를 행하는 것이 가능해진다. 또한, 시스템 LSI 칩 속에서 메모리부는 어느 정도 큰 면적을 차지하므로, 메모리셀 상에 메모리부 MM의 전역에 걸친 대규모의 배선 TEG를 형성할 수 있기 때문에, 제품 영역과 동일 평면 내의 약간의 빈 스페이스에 배선 TEG를 형성하는 경우에 비해, 이상에 대한 검출율이 높다. 또한, 비어 홀 체인 VC가 논리부 LG 상층의 배선과 공통의 공정으로 형성되기 때문에, 논리부 LG의 상층의 배선을 CMP 처리할 때에 배선 IL3, IL4도 마찬가지로 CMP 처리되므로 메모리부의 층간 절연막의 표면에 디싱이 생기기 어렵고, 또한 배선 금속의 패턴 형성시에 금속막의 조밀의 밸런스를 확보할 수 있다. 즉, 배선 TEG로서만 아니라, 더미 패턴으로서의 기능도 갖는다. 또한 완성도 평가 종료 후에는, 비어 홀 체인 VC의 배선 TEG는 통전되지 않은 금속막이 되기 때문에, 메모리부에 대한 칩 표면으로부터의 전기적 영향을 막는 전기적 실드로서도 기능한다.
실시예 2.
본 실시예는, 실시예 1에서의 비어 홀 체인과 같이 2층에 걸친 배선 TEG가 아니고, 1층분의 단락 검출용의 배선 TEG를 메모리부의 더미 패턴층에 구비한 시스템 LSI 칩이다.
도 3은, 도 10에 도시된 시스템 LSI 칩 CP1의 메모리부 MM 중 더미 패턴층에 단락 검출용 배선 패턴 SH1, SH2의 TEG를 적용한 경우의 영역 RG를 확대하여 도시한 것이다. 단락 검출용 배선 패턴 SHl, SH2는, 모두 빗살형의 배선 패턴이고, 상호 접촉하지 않도록 한쪽 빗살이 다른 빗살 사이에 위치하도록 배치되어, 메모리부 MM의 전역에 걸쳐 형성되어 있다. 그리고, 단락 검출용 배선 패턴 SH1, SH2의 말단에는, 전극 패드 a, b가 각각 설치되어 있다. 또, 이러한 단락 검출용 배선 패턴의 유사예는, 예를 들어 특개평5-144917호 공보에 기재되어 있지만, 본 실시예와 같이 메모리부의 메모리 셀 상의 빈 스페이스에 설치되어 있는 예는 발견되지 않는다.
이 패턴 SH1, SH2가 도 12에서의 더미 패턴층(404) 중 어느 1층에 더미 패턴 DP를 대신하여 형성되고, 전극 패드 a, b가 예를 들어, 제품 영역의 전극 패드와는 별개로 시스템 LSI 칩의 최상 배선층에 형성되면, 실시예 1과 마찬가지로, 규모가 큰 배선 TEG가 시스템 LSI 칩 내에 만들어지게 된다.
본 실시예에 따른 시스템 LSI 칩을 이용하면, 메모리부 MM의 다층 배선 구조중의 더미 패턴층을 이용하여 단락 검출용 배선 패턴 SH1, SH2의 배선 TEG를 형성하고 있으므로, 제품 칩에서 발생하는 결함이나 이물질 혼입 등의 우발적 요인에 의한 이상을 검출할 수 있다. 즉, 단락 검출용 배선 패턴 SH1, SH2의 전극 패드 a, b 사이의 저항치를 측정함으로써, 배선간에 단락이 생기는지의 여부를 판단하는 것이 가능해진다. 만약 이물질 등이 혼입되어 있으면, 그 이물질 등이 단락 검출용 배선 패턴 SHl, SH2를 단락하고, 전극 패드 a, b 사이의 저항치를 저하시키기 때문이다. 또한, 실시예 1에 따른 시스템 LSI 칩과 마찬가지로, 메모리셀 상에 메모리부 MM의 전역에 걸친 대규모의 배선 TEG를 형성할 수 있기 때문에, 제품 영역과 동일 평면 내의 약간의 빈 스페이스에 배선 TEG를 형성하는 경우에 비해 이상에 대한 검출율이 높다. 또한, 더미 패턴 및 전기적 실드로서도 기능한다.
실시예 3.
본 실시예는, 1층분의 단선 검출용의 배선 TEG를 메모리부의 더미 패턴층에 구비한 시스템 LSI 칩이다.
도 4는, 도 10에 도시된 시스템 LSI 칩 CP1의 메모리부 MM 중 더미 패턴층에 단선 검출용 배선 패턴 WB의 TEG를 적용한 경우의 영역 RG를 확대하여 도시한 것이다. 단선 검출용 배선 패턴 WB는, 하나의 배선이, 반복하여 コ의 글자형으로 반환하는 패턴이고, 메모리부 MM의 전역에 걸쳐 형성되어 있다. 또한, 그 양끝에는 전극 패드 a, b가 접속되어 있다. 또, 이러한 단선 검출용 배선 패턴의 유사예는, 예를 들면 특개평10-189679호 공보에 기재되어 있지만, 본 실시예와 같이 메모리부의 메모리셀 상의 빈 스페이스에 설치되어 있는 예는 발견되지 않는다.
이 패턴 WB가, 도 12에서의 더미 패턴층(404) 중 어느 1층에 더미 패턴 DP를 대신하여 형성되고, 전극 패드 a, b가 예를 들면, 제품 영역의 전극 패드와는별개로 시스템 LSI 칩의 최상 배선층에 형성되면, 실시예 1 또는 2와 마찬가지로, 규모가 큰 배선 TEG가 시스템 LSI 칩 내에 만들어지게 된다.
본 실시예에 따른 시스템 LSI 칩을 이용하면, 메모리부 MM의 다층 배선 구조 중 더미 패턴층을 이용하여 단선 검출용 배선 패턴 WB의 배선 TEG를 형성하고 있으므로, 제품 칩에서 발생하는 결함이나 이물질 혼입 등의 우발적 요인에 따른 이상을 검출할 수 있다. 즉, 단선 검출용 배선 패턴 WB의 저항치를 측정함으로써, 배선간에 단선이 생기는지의 여부를 판단하는 것이 가능해진다. 만약 결함 등이 존재하면, 그 결함 등이 단선 검출용 배선 패턴 WB에 단선을 생기게 하고, 전극 패드 a, b 사이의 저항치를 높이기 때문이다. 또한, 실시예 1 또는 2에 따른 시스템 LSI 칩과 마찬가지로, 메모리셀 상에 메모리부 MM의 전역에 걸친 대규모의 배선 TEG를 형성할 수 있기 때문에, 제품 영역과 동일 평면 내의 약간의 빈 스페이스에 배선 TEG를 형성하는 경우에 비해 이상에 대한 검출율이 높다. 또한, 더미 패턴 및 전기적 실드로서도 기능한다.
실시예 4.
본 실시예는, 배선 TEG가 갖는 하나의 전극 패드를 생략하고, 그 대신에 제품 영역의 전원 전위 또는 접지 전위가 주어지는 시스템 LSI 칩이다.
도 5는, 실시예 3에 따른 시스템 LSI 칩을 예로 하여, 단선 검출용 배선 패턴 WB의 TEG의 일단에, 전극 패드 a를 설치하는 대신에, 예를 들면 전원/접지 배선 IL2를 비어 홀 접속부 VHa를 통해 접속한 경우에 대해 나타낸 도면이다. 또한 도 6은, 도 5중의 절단선 B-B에서의 단면을 나타내고 있다. 이 단선 검출용 배선 패턴 WB가 형성된 메모리부 MM은, 실시예 1에서와 마찬가지로, 기판(201) 상에 메모리셀 MC를 다수개 갖는 소자층(202)을 구비하고, 그 상부에, 전원/접지 배선 IL1, IL2를 갖는 배선층(203)과, 단선 검출용 배선 패턴 WB를 갖는 TEG겸 더미 패턴층(204a)과, 더미 패턴 DP를 갖는 더미 패턴층(204b)을 구비하고 있다. 또한, 각 층간에는 층간 절연막 IS0, IS1, IS2, IS3, IS4가 형성되어, 각 층이 상호 절연되어 있다. 그리고, 최상부의 더미 패턴 DP 상에는 표면을 보호하는 패시베이션막 PV가 형성되어 있다. 또한, 단선 검출용 배선 패턴 WB의 일단은 상기 패드 b에 접속되고, 다른 단은 상술된 바와 같이, 비어 홀 접속부 VHa를 통해 전원/접지 배선IL2에 접속되어 있다.
본 실시예에 따른 시스템 LSI 칩을 이용하면, 1개의 배선 TEG 패턴에 대해 1개의 전극 패드를 생략할 수 있으므로, 넓은 면적을 필요로 하는 전극 패드의 수를 삭감할 수 있고, 제품 영역을 위한 전극 패드를 넓게 취할 수 있다. 또한, 배선 TEG에는 제품 영역의 전원 전위 또는 접지 전위가 주어지므로, 완성도 평가 종료 후의 배선 TEG는 전위가 고정된 금속막이 되어, 보다 효과적인 전기적 실드 기능을 얻을 수 있다.
또, 제품 영역의 전원 전위 또는 접지 전위에 배선 TEG의 일단을 접속해도, 전원/접지 배선에 TEG의 용량 부하가 플러스될 뿐이므로, 배선 TEG가 제품 영역에 대해 악영향을 끼치는 일은 없다.
실시예 5.
본 실시예는, 배선 TEG가 존재하는 층 내에 배선 TEG의 양끝의 전극 패드를 설치한 시스템 LSI 칩이다.
도 7은, 실시예 1에 따른 시스템 LSI 칩을 예로 하여, 비어 홀 체인 VC의 배선 TEG의 양끝의 전극 패드 a, b를 최상 배선층인 5층째에 더해 4층째에도 설치한 경우에 대해 나타낸 도면이다. 도면의 좌측부는 도 2에 도시된 메모리부 MM의 구조의 3∼5층째와 동일 부분을 나타내고 있다. 단, 비어 홀 체인 VC의 배선 TEG의 최종 끝에 위치하는 비어 홀 접속부 VHd에는, 배선 IL3이 아닌, 전극 패드 a에 연결되는 배선 PL이 접속되어 있다. 또한, 도면의 우측부는 전극 패드 a의 구조를 나타내고 있다. 배선 PL은 비어 홀 접속부 VHb를 통해, 4층째에 형성된 전극 패드 P4에 접속되어 있다. 또한, 전극 패드 P4는 비어 홀 접속부 VHc를 통해, 5층째에 형성된 전극 패드 P5에 접속되어 있다.
이러한 시스템 LSI 칩은, 이하와 같이 함으로써 형성된다. 또, 층간 절연막 IS3보다도 기판(101)측에 위치하는 부분의 구성에 대해서는, 도 2에 도시된 것과 동일하므로 도 2도 참조하여 진술한다. 우선, 기판(101) 상의 메모리부 MM에 메모리셀 MC 및 층간 절연막 ISO를 형성하여 소자층(102)을 형성한다. 이 때, 논리부 LG에서도 메모리부 MM과 마찬가지로 논리 소자 등이 형성된다. 그리고, 메모리부 MM에 전원/접지 배선 IL1, 층간 절연막 IS1, 전원/접지 배선 IL2, 층간 절연막 IS2를 이 순서대로 형성한다. 그 후, 층간 절연막 IS2의 표면에 금속막을 형성하고, 패터닝하여 배선 IL3, PL을 형성한다. 그리고, 배선 IL3, PL을 덮도록 층간 절연막 IS3을 형성한다. 그리고, 층간 절연막 IS3에 포토리소그래피 기술을 이용하여 배선 IL3으로 연결되는 비어 홀을 형성하고, 계속해서 층간 절연막 IS3의 표면에 금속막을 형성하고, 비어 홀을 금속막으로 매립하여 비어 홀 접속부 VH, VHb, VHd를 형성한다. 그리고, 금속막을 패터닝하여 배선 IL4 및 전극 패드 P4를 형성한다. 도 8은, 여기까지의 공정에서 얻어진 구조를 나타내는 단면도이다. 또, 전원/접지 배선 IL1, IL2 및 배선 IL3, IL4 및 층간 절연막 IS0∼IS3의 형성시에는, 공통의 공정에서 논리부 LG에서도 배선 및 층간 절연막이 형성되고, 다층 배선 구조가 동시에 형성되어 있다.
그런데 통상, 배선 TEG의 전극 패드는, 칩 완성 후의 테스트시에 프로브가 접촉 가능해지도록, 다층 배선 구조 중 최상 배선층에만 설치되면 충분하다. 그러나, 배선 TEG의 형성 후 곧 배선 TEG의 완성도 평가를 행할 수 있으면, 프로세스가 빠른 단계에서 배선의 이상을 발견할 수 있다. 따라서, 도 8에 도시된 바와 같이, 층간 절연막 IS3의 표면에 4층째의 배선 IL4가 형성되어 비어 홀 체인 VC가 완성된 시점에서 전극 패드 P4의 형성도 완료되면, 이후의 프로세스를 거치지 않고 빠른 단계에서 배선의 완성도를 평가하고, 불량 칩을 선별하는 것이 가능해진다. 이와 같이 하면, 배선에 이상을 갖는 불량 칩에 이후의 프로세스를 실시하지 않도록 하는 것이 가능하므로, 낭비가 생기지 않는다. 또, 비어 홀 체인 VC의 경우에는 상하 2층에 걸친 배선 TEG이므로, 그 상층 배선인 배선 IL4가 형성되는 층과 동일 4층째에 전극 패드 P4는 형성되었지만, 상하로 더욱 넓게 걸친 배선 TEG의 경우에는, 그 배선 TEG의 최상층에 전극 패드를 형성하도록 하면 된다.
또한, 칩 완성 후에 광학적 수법을 이용하여 문제점이나 이상한 곳의 검출을 행하는 경우, 상층의 배선(도 7의 경우, 더미 패턴 DP)이 존재하면 배선 TEG를 차폐하기 때문에, 문제점이나 이상이 있는 곳의 검출이 행하기 어렵다. 그러나, 상기된 바와 같이 비어 홀 체인 VC가 완성된 시점에 전극 패드 P4도 형성되면, 차폐물이 되는 상층의 배선이 없는 상태에서 광학적 수법을 이용하여 문제점이나 이상한 곳의 검출을 행할 수 있으므로, 검출이 용이해진다.
그리고, 도 8의 단계에서 이상이 인정되지 않은 칩에 대해서는, 층간 절연막 IS4, 비어 홀 접속부 VHc, 전극 패드 P5, 더미 패턴 DP 및 패시베이션막 PV를 형성하여, 도 7에 도시된 바와 같이 시스템 LSI 칩을 완성시키고, 완성 후의 가속 시험 등을 행할 수 있도록 하면 된다.
본 실시예에 따른 시스템 LSI 칩을 이용하면, 배선 TEG가 형성된 층과 동일 층에 배선 TEG의 전극 패드도 형성되어 있으므로, 배선 TEG의 형성 후 곧 배선 TEG의 완성도 평가를 행할 수 있다. 따라서, 프로세스의 이른 단계에서 이상을 발견할 수 있다. 또한, 배선 TEG에서 차폐물이 되는 상층의 배선층이 없는 상태에서 광학적 수법을 이용하여 문제점이나 이상이 있는 곳의 검출을 행할 수 있으므로, 이상에 대한 검출이 용이해진다.
상기된 각 실시예에서는, 메모리부 MM의 더미 패턴층에서의 배선 TEG가 1종류인 경우에 대해 상술했지만, 물론 하나의 시스템 LSI 칩 중에 복수종류의 배선 TEG가 형성되어도 좋다.
본 발명 중 청구항 1에 따른 시스템 LSI 칩을 이용하면, 제2 영역의 층간 절연막 상에 배선 테스트 구조를 형성하고 있으므로, 시스템 LSI 칩에서 발생하는 결함이나 이물질 혼입 등의 우발적 요인에 따른 이상을 검출할 수 있고, 시스템 LSI 칩내의 다른 요소로부터 독립하여 배선 테스트 구조의 완성도 평가를 할 수 있다. 또한, 소자층 상에 층간 절연막을 통해 제2 영역의 전역에 걸친 대규모의 배선 테스트 구조를 형성할 수 있기 때문에, 제2 영역과 동일 평면 내의 약간 빈 스페이스에 배선 테스트 구조를 형성하는 경우에 비해, 시스템 LSI 칩에서 발생하는 결함이나 이물질 혼입 등의 우발적 요인에 따른 이상에 대한 검출율이 높다. 또한 배선의 완성도 평가 종료 후 배선 테스트 구조는, 제2 영역에 대한 전기적 실드로서도 기능한다.
본 발명 중 청구항 2에 따른 시스템 LSI 칩을 이용하면, 배선 테스트 구조가 다층 배선 구조와 공통의 공정으로 형성되기 때문에, 제1 영역의 다층 배선 구조를 CMP 처리하여 형성할 때에, 제2 영역의 배선 테스트 구조도 마찬가지로 CMP 처리되므로 제2 영역의 층간 절연막의 표면에 디싱이 생기기 어렵고, 또한 제1 영역과 제2 영역사이에서 배선막 조밀의 밸런스를 확보할 수 있다. 즉, 배선 테스트 구조가 더미 패턴으로서의 기능도 갖는다.
본 발명 중 청구항 3에 따른 시스템 LSI 칩의 제조 방법을 이용하면, 배선 테스트 구조 중 기판으로부터 가장 먼 부분을 형성할 때에, 상기 배선 테스트 구조에 접속된 전극 패드도 형성하므로, 배선 테스트 구조의 형성 후 곧 배선 테스트 구조의 완성도 평가를 행할 수 있어, 프로세스의 이른 단계에서 이상을 발견하여 불량 칩을 선별하는 것이 가능해진다. 이와 같이 하면, 배선에 이상을 갖는 불량 칩에 이후의 프로세스를 실시하지 않도록 하는 것이 가능하므로, 낭비가 생기지 않는다. 또한, 배선 테스트 구조에서 차폐물이 되는 상층의 배선층이 없는 상태에서 광학적 수법을 이용하여 문제점이나 이상한 곳의 검출을 행할 수 있으므로, 이상에 대한 검출이 용이해진다.

Claims (3)

  1. 시스템 LSI 칩에 있어서,
    표면에 제1 및 제2 영역을 갖는 기판과,
    상기 기판의 상기 제1 영역 상에 형성된 다층 배선 구조와,
    상기 기판의 상기 제2 영역 상에 형성되고, 메모리셀을 갖는 소자층과,
    상기 소자층 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 상기 제2 영역의 전역에 걸쳐 형성된 배선 테스트 구조
    를 구비하는 것을 특징으로 하는 시스템 LSI 칩.
  2. 제1항에 있어서,
    상기 다층 배선 구조 및 상기 배선 테스트 구조는 공통의 공정으로 형성된 것을 특징으로 하는 시스템 LSI 칩.
  3. 시스템 LSI 칩의 제조 방법에 있어서,
    표면에 제1 및 제2 영역을 갖는 기판을 준비하는 제1 공정과,
    상기 제2 영역 상에 메모리셀을 갖는 소자층을 형성하는 제2 공정과,
    상기 제1 영역 위 그리고 상기 소자층 위에 제1 층간 절연막을 형성하는 제3 공정과,
    상기 제1 층간 절연막 상에 제1 도전막을 형성하는 제4 공정과,
    상기 제1 도전막을 패터닝하여 상기 제1 영역의 상기 제1 층간 절연막 상에 다층 배선 구조를 형성하고, 상기 제2 영역의 상기 제1 층간 절연막 상에 상기 제2 영역의 전역에 걸친 배선 테스트 구조를 형성하는 제5 공정
    을 포함하며,
    상기 배선 테스트 구조 및 상기 다층 배선 구조를 상기 기판의 두께 방향으로도 연장하여 형성하는 경우에는,
    상기 배선 테스트 구조 및 상기 다층 배선 구조를 덮도록 제2 층간 절연막을 더 형성하는 제6 공정과,
    상기 제2 층간 절연막에 패터닝을 실시하여 상기 배선 테스트 구조 및 상기 다층 배선 구조를 노출시키는 비어 홀을 형성하는 제7 공정과,
    상기 제7 공정에 이어서 상기 제2 층간 절연막 상에 제2 도전막을 형성하는 제8 공정과,
    상기 제2 도전막에 패터닝을 실시하여 상기 제1 영역의 상기 제2 층간 절연막 상에 상기 다층 배선 구조를 연장하여 형성하고, 상기 제2 영역의 상기 제2 층간 절연막 상에 상기 배선 테스트 구조를 연장하여 형성하는 제9 공정
    을 더 포함하며,
    상기 제5 또는 제9 공정이 상기 배선 테스트 구조 중 상기 기판으로부터 가장 먼 부분을 형성하는 공정인 경우에는, 상기 제1 또는 제2 층간 절연막 상에 상기 배선 테스트 구조에 접속된 전극 패드도 형성하는 것을 특징으로 하는 시스템 LSI 칩의 제조 방법.
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