KR100353098B1 - 디지탈데이타샘플링위상변환회로및변환방법 - Google Patents

Abstract

[목적] 디지탈 데이타의 샘플링 위상을 변환한다.

[구성] 제 1 클럭 CK 에 동기한 제 1 디지탈 데이타 DIN 를, 제 1 클럭 CK 과 비동기적인 제 2 클럭 XCK 에 동기한 제 2 디지탈 데이타 D_OUT로 변환하는 변환 회로를 대상으로 한다.

제 1 클럭 CK 의 1 주기를 N개(N≥2)의 기간으로 분할한다. 이 각각의 분할기간마다 제 1 및 제 2 의 보간 계수 KA, KB 를 정한다. 이 분할기간마다의 제 1 및 제 2 보간 계수 KA, KB중 제 2 클럭 XCK 이 위치하는 분할기간에 있어서 제 1 및 제 2 의 보간 계수 KA, KB 를 사용하여, 제 1 의 디지탈 데이타 DIN 중, 어느 한 클럭 기간의 데이타와, 그 다음 클럭기간의 데이타로부터, 제 2 디지탈 데이타 D_OUT를 생성한다.

Description

디지탈 데이타 샘플링 위상 변환 회로 및 변환 방법

<산업상의 이용분야>

본 발명은 디지탈 데이타의 샘플링 위상의 변환 회로에 관한 것이다.

가정용 VTR, 예컨대 8 밀리 비디오에 있어선, 기록시 제 6도에 도시하듯이, 휘도 신호가 FM 신호 SY 로 변환되며, 반송 색신호 SC 가 FM 휘도 신호 SY 의 저역측에 주파수 변환되고, 오디오 신호가 신호 SC 와 신호 SY 사이 대역의 FM 신호 SA 로 변환된다. 그리고, 이들 신호 SY, SC, SA 의 트래킹 서보용의 파일롯 신호 SP 와의 주파수 다중화 신호 SF 가 회전 자기 헤드에 의해서 1 필드기간의 신호 SF 가 경사의 1개의 자기 트랙으로 되게 자기 테이프에 기록된다.

따라서, 그 재생계는 예컨대 제 7도에 도시하듯이 수성할 수 있다. 즉, 회전 자기 헤드 11A, 11B 에 의해 자기 테이프(1)로부터 주파수 다중화 신호 SF 가 연속해서 재생되며, 이 재생된 신호 SF 가 재생 앰프(12)를 통해서 서보 회로(41)에 공급되고, 신호 SF 에 포함되는 파일롯 신호 SP 에 의해 테이프(1)의 트랙에 대한 헤드(11A, 11B)의 트래킹 서보가 행해진다.

또, 앰프(12)로부터의 신호 SF 가 대역 필터(13)에 공급되어 FM 휘도 신호 SY 가 꺼내어지며, 이 신호 SY 가 A/D 변환기(14)에 공급되어, 예컨대, 샘플링 주파수가 색부반송 주파수 fsc (약 3.58MHz)의 8배로, 1 샘플이 8 비트의 디지탈 신호 SY 로 A/D 변환된다. 그리고, 이 신호 SY 가 처리 회로(15)에 공급되어 FM 복조, 디엠파시스등의 처리가 행해져, 이 처리된 신호 SY 가 D/A 변환기(16)에 공급되어 원래의 기저대의 휘도 신호 Y 로 D/A 변환되고, 이 신호 Y 가 단자(17)에 꺼내어진다.

또한, 앰프(12)로부터의 신호 SF 가 대역 필터(21)에 공급되어 반송 색 색호 SC 가 꺼내어지며, 이 신호 SC 가 A/D 변환기(22)에 공급되며, 예컨대, 샘플링 주파수가 색부반송 주파수 fsc 의 4 배이고, 1 샘플이 8 비트인 디지탈 신호 SC 로 A/D 변환된다.

그리고, 이 신호 SC 가 처리 회로(23)에 공급되어서 APC, 트랙간 크로스토크 성분의 제거등의 처리가 행해지는 동시에, 기저대의 적색 및 청색의 색차 신호(R-Y), (B-Y)로 색복조되고, 이들 색차 신호(R-Y), (B-Y)가 후술하는 변환 회로(24)를 통해서 NTSC 인코더(25)에 공급되고, 색복조 반송 주파수가 주파수 fsc 의 반송 색 차 신호 SS 에 인코딩되고, 이 신호 SS 가 D/A 변환기(26)에 공급되어서 원래 반송 색 신호(SS)로 D/A 변환되고, 이 신호 SS 가 단자(27)에 꺼내어진다.

또, 이때, D/A 변환기(16)로부터의 휘도 신호 Y 와 D/A 변환기(26)로부터의 반송 색 신호 SS 가 가산 회로(18)에 공급되어서 NTSC 칼라 합성 신호가 합성되고, 이 신호가 단자(19)에 꺼내어진다.

(발명이 해결하려는 과제)

그런데, 상술한 재생계에 있어서, 재생된 FM 휘도 신호 SY 및 반송 색 신호 SC 는 지터(jitter)등의 시간측 변동을 갖고 있다. 또, 변속 재생시에도, 시간축이 변화되고 있다. 따라서, 처리 회로(15, 23)에 있어서, 각종의 신호 처리를 행하는 경우, 그 클럭은 재생 FM 휘도 신호 SY 에 포함되는 수평 등기 신호로 형성하는 것으로 된다. 그리고, 이 결과, 처리 회로(15, 23)로부터 출력되는 휘도 신호 Y 와처리 회로(33)로부터 출력되고 색차 신호(R-Y), (B-Y)사이에 있어서, 샘플링 위상(데이터가 얻어지는 시점의 위상)에 변동을 발생하고 있는 것으로 된다.

그래서, 처리 회로(23)로부터의 색차 신호(R-Y), (B-Y)의 샘플링 위상의 안정화 및 위상 맞춤을 행하는 회로가 변환 회로(24)이다. 즉, 회로(24)는 처리 회로(23)와 인코더(25)가 비동기에서 동작하고 있어도, 처리 회로(23)로부터의 색차 신호(디지탈 데이타)의 샘플링 위상을 인코더(25)의 클럭 위상으로 변환하는 회로이다.

또, 제 7도는 재생계의 경우인데, 기록계에 있어서도, 마찬가지의 이유로 반송 색 신호의 디지탈 처리부에 샘플링 위상의 안정화 및 위상 맞춤을 행하는 변환 회로가 요구된다.

본 발명은, 이와 같은 디지탈 데이타의 샘플링 위상의 변환 회로를 제공하는 동시에, 특히, 간단한 구성으로 우수한 특성의 변환 회로를 제공하려는 것이다.

(과제를 해결하기 위한 수단)

이 때문에, 본 발명에 있어선 각부의 참조부호를 후술의 실시예에 대응시키면, 제 1 클럭 CK 에 동기한 디지탈 데이타 DIN 는 제 1 클럭 CK 과는 비동기의 제 2 클럭 XCK 에 동기한 제 2 디지탈-데이타 D_OUT로 변환하는 변환 회로에 있어서,

제 1 클럭 CK 의 1 주기 τ를 N개 (N≥2)의 기간으로 분할하고, 이 분할기간의 각각마다에 제 1 및 제 2 의 보간 계수 KA, KB 를 정하고, 이 분할기간마다 제 1 및 2 의 보간 계수 KA, KB 중, 제 2 클럭 XCK 이 위치하는 분할기간에 있어서의제 1 및 제 2 의 보간 계수 KA, KB 를 사용하고, 제 1 의 디지탈 데이타 DIN 중, 어느 클럭기간의 데이타(n+1)와, 다음의 클럭 기간의 데이타(n+2)로부터, 제 2 디지탈 데이타 D_OUT를 생성하게 이뤄진다.

(작 용)

제 1 디지탈 데이타가 등가적으로 N개의 샘플링 주파수의 디지탈 데이타로 변환되는 동시에, 그중의 제 2 의 블럭 위치의 데이타가 변환 출력으로서 꺼내어진다.

제 1도는 본 발명의 1 예를 도시하는 계통도.

제 2도는 제 1도 회로의 동작을 설명하기 위한 파형도.

제 3도는 보간용 계수익 1 예를 도시하는 도면.

제 4도는 본 발명의 다른 예의 일부를 도시하는 계통도.

제 5도는 본 발명의 다른 예의 일부를 도시하는 게통도.

제 6도는 주파수 스펙트럼의 1 예를 도시하는 도면.

제 7도는 VTR 의 재생계의 1 예를 도시하는 계통도.

* 도면의 주요부분에 대한 부호의 설명

50 : 변환 회로 52A, 52B : D 플립플롭 회로

53A, 53B : 승산 회로 54 : 가산 회로

55 : D 플립플롭 회로 62 : T 플립플롭 회로

64, 68 : D 플립플롭 회로 65 : 지연 회로

69 : 보간 계수 형성 회로

본 발명에 의하면, 입력 데이타 DIN 의 샘플링 위상을 변환할 수 있으나, 이 경우, 특히 이 변환 회로(50)에 의하면, 입력 데이타 DIN 를, 예컨대 4배의 클럭으로 샘플링하고 샘플링 위상을 변환하고 있는 것과 등가로 된다. 따라서, 출력용의 클럭 XCK 과 입력 데이타 DIN 의 샘플링 점과의 사이에 위상차를 발생하고 있어도, 그 위상차는 작은 범위에 수용되는 것으로 되며, 클럭 XCK 이 클럭 CK 에 대해서 앞지르거나 늦어지거나 해도 출력 데이타 D_OUT에 생기는 왜곡을 작게할 수 있다.

또, 예컨대 4배의 샘플링 주파수로 필터링할 수 있으므로, 입력 데이타 DIN 의 대역폭에 대해서 샘플링 주파수에 여유가 있으며, 탭수가 적은 필터로도 주파수 특성을 열화를 적게한다.

(실시예)

제 1도에 있어서, 50 은 디지탈 데이타의 샘플링 위상의 변환 회로의 1 예를 도시하며, 이것은 예컨대 제 6도의 변환 회로(24)에 있어서, 색차 신호(R-Y) 또는 (B-Y)를 변환하는 변환 회로에 대응한다. 그리고, 변환되어야 할 디지탈 데이타 DIN 가 단자(51)를 통해서 플립플롭 회로(52A, 52B)의 D 입력에 공급된다.

이 경우, 데이타 DIN 는 1 샘플이 예컨대 8 비트의 병렬 데이타로 되며, 따라서, 플립플롭 회로(52A, 52B)도 각각 8 비트의 입출력의 것으로 되어 있다. 또, 예컨대, 제 2도 A에 도시하듯이, 데이타 DIN 의 1 샘플기간(1 클럭기간)을 값 τ 로 하는 동시에, 데이타 DIN 의 샘플번호를 n, n+1, n+2, .... 로 한다.

또, 단자(61)에는 클럭 CK 이 공급된다. 이 클럭 CK 은 예컨대, 제 6도의 재생계이면, 수평 동기 펄스가 PLL 에 공급되어 형성된 펄스이며, 제 2도 B에 도시하는 바와 같이, 데이타 DI 에 동기하고 있다. 그리고, 이 클럭 CK 이 단자(61)를 통해서 T 플립플롭 회로(62)에 공급되며, 제 2도 C, D에 도시하듯이 1 샘플기간 τ 마다 반전하고, 또한 서로 역상인 펄스 Q62, Q62! 가 꺼내어지고, 이들 펄스 Q62, Q62! 가 플립플롭 회로(52A, 52B)에 그 클럭으로서 공급된다.

따라서, 플립플롭 회로(52A)로부터는, 제 2도 E에 도시하듯이, 데이타 DIN중 예컨대 짝수번째 샘플의 데이타 DA 가 기간 2τ의 주기로 꺼내어지며, 플립플롭 회로(52B)로부터는 제 2도 F에 도시하듯이 데이타 DIN중 홀수번째의 샘플 데이타 DB 가 기간 2τ의 주기로, 또한 데이타 DA 보다 기간 τ만큼 지연되어서 꺼내어진다.

또한, 플립플롭 회로(62)로부터의 펄스 Q62 가 D 플립플롭 회로(63)의 D 입력에 공급되는 동시에, 단자(61)로부터의 클럭 CK 이 인버터(63)에 공급되어서 제 2도 G에 도시하듯이 위상이 반전된 펄스 Q63 로 되며, 이 펄스 Q63 가 플립플롭 회로(64)에 그 클럭으로서 공급된다. 따라서, 플립플롭 회로(64)로부터는, 제 2도 H에 도시하듯이, 데이타 DIN 의 각 샘플의 중앙의 시점마다 반전하는 펄스 Q64 가 꺼내어진다.

또, 인버터(63)로부터의 펄스 Q63 가 지연 회로(65)에 공급되어서 제 2도 I에 도시하듯이 펄스 Q63 보다 기간 /4τ만큼 지연된 펄스 Q65 가 형성된다. 그리고, 이 펄스 Q65 가 논리곱 회로(66)에 공급되는 동시에, 플립플롭 회로(64)로부터의 펄스 Q64 가 논리곱 회로(66)에 공급되며 논리곱 회로(66)로부터는 제 2도 J에 도시하듯이 짝수번째의 데이타 DA 의 중앙의 1/2τ기간에 상승하고 있는 펄스 Q66 가 꺼내어진다. 그리고 이 펄스 Q66 가 보간 계수 형성 회로(69)에 공급된다.

더우기, 지연 회로(65)로부터 펄스 Q65 가, 논리곱 회로(67)에 공급됨과 동시에, 플립플롭 회로(64)로부터의 펄스 Q64 가 논리곱 회로(67)의 부논리 입력에 공급되며, 논리곱 회로(67)로부터는 제 2도 K에 도시한 바와 같이, 짝수번째의 데이타 DB 의 중앙의 1/2τ기간에 서 있는 펄스 Q67 가 꺼내어진다. 그리고, 이 펄스 Q67 는, 보간 계산 형성 회로(69)에 공급된다.

또, 논리곱 회로(66)로부터의 펄스 Q66 가 D 플립플롭 회로(68)의 D 입력에 공급되는 동시에, 단자(61)로부터의 클럭 CK 이 플립플롭 회로(68)에 그 클럭으로서 공급되며, 플립플롭 회로(68)로부터는 제 2도 L에 도시된 바와 같이, 데이타 DA, DB 의 변환시점마다 반전하는 펄스 Q68 가 꺼내어진다.

그리고, 이 펄스 Q68 가 형성 회로(69)에 공급된다. 더우기, 인버터(63)로부터의 펄스 Q63 도 형성 회로(69)에 공급된다.

따라서, 형성 회로(69)에는, 펄스 Q68, Q66, Q69, Q63 이 공급되는데, 이들 펄스 Q68-Q63 를 조합했을 때 주기는, 제 2도로도 분명하듯이, 기간 2τ이다. 따라서, 제 2도 M에 도시하듯이, 8 등분하고 그 분할기간을 차례로 기간 T1-T8 으로 한다.

그리고, 이 예에 있어선, 입력 데이타 DIN 에 대해서 선형 보간을 행하여 목적으로 하는 출력 데이타 D_OUT를 얻는 경우이다. 이 때문에, 형성 회로(69)로부터는 기간 T1-T8 에, 예컨대, 제 3도에 도시하듯이, 1/4τ기간마다 값이 1/4씩, 또한 서로 상보적으로 변환하는 보간 계수 KA, KB 가 꺼내어진다.

그리고, 플립플롭 회로(53A, 53B)로부터의 데이타 DA, DB 가 승산 회로(53A, 53B)에 공급되는 동시에, 형성 회로(69)로부터의 계수 KA, KB 가 승산 회로(53A, 53B)에 공급되어서 데이타 DA, DB 에 승산되고, 승산 회로(54)로부터는 제 2도 N에 도시하듯이 D54=KA·DA+KB·DB 로 나타내어지는 데이타 D54 가 꺼내어진다.

따라서, 각 클럭기간 τ의 데이타 D54 는 데이타 DIN 중의 앞의 샘플이 차지하는 비율이 1/4τ기간마다 차차로 감소되는 동시에, 다음의 샘플이 자리하는 비율이 1/4τ기간마다 차차로 증가해가는 것으로 된다. 따라서, 예컨대 제 2도 O에 실선으로 나타내듯이 (이것은, D/A 변환했을 때 파형), 데이타 D54 는 데이타 DIN 가 직선 보간되고, 1/4τ기간마다 변화하는 파형으로 된다.

그리고, 이 데이타 D54 가 D 플립플롭 회로(55)의 D 입력에 공급되는 동시에, 제 2도 P에 도시하듯이 샘플링 위상의 변환후에 있어서의 클럭 XCK 이 단자(56)로부터의 플립플롭 회로(53)에 그 클럭으로서 공급된다. 이 클럭 XCK 은 예컨대, 제 6도의 재생계의 경우이면, 수정 발진 회로에서 형성된 안정된 주파수 및 위상의 신호이다.

이렇게 해서 플립플롭 회로(55)에 있어서 제 2도 Q에 도시하듯이 데이타 Q54 가 클럭 XCK 마다 래치되고 이 래치 결과의 데이타 D_OUT가 단자(57)에 꺼내어진다.

그러면, 이 경우, 입력 데이타 DIN 을 보간에 의해 4배의 샘플링 주파수의 데이타 D54 로 변환하고, 이 데이타 D54중 클럭 XCK 의 시점의 샘플을 데이타 D_OUT로서 꺼낸 것이므로, 이 데이타 D_OUT는 입력 데이타 DIN 의 샘플링 위상을 클럭 XCK 의 위상으로 변환한 데이타 밖의 것이 아니다.

따라서, 이 변환 회로(50)에 의하면 입력 데이타 DIN 의 샘플링 위상을 변환할 수 있는데, 이 경우, 특히, 이 변환 회로(50)에 의하면 입력 데이타 DIN 는 그 4배의 클럭으로 샘플링 하고 샘플링 위상을 변환하고 있는 것과 등가로 된다. 따라서, 출력용의 클럭 XCK 과 입력 데이타 DIN 의 샘플링점 사이에 위상차를 발생하고 있어도, 그 위상차는 작은 범위에 수용되게 되며, 클럭 XCK 이 클럭 CK 에 대해서 앞지르거나 늦어지거나 해도 출력 데이타 D_OUT에 생기는 왜곡을 작게 할 수 있다.

또, 4배의 샘플링 주파수로 필러링할 수 있으므로, 입력 데이타 DIN 의 대역폭에 대해서 샘플링 주파수에 여유가 있고, 탭수가 적은 필터로도, 주파수 특성의열화를 적게하는 제 1도에 도시하는 예에 있어선, 가산 회로(54)에 있어서 합성된 데이타 D54중, 클럭 XCK 시점의 데이타를 D 플립플롭 회로(55)에 있어서 래치하므로서 출력 데이타 D_OUT를 얻은 경우인데, 제 4도에 도시하는 예에 있어선, 합성되기 전에 각 데이타를 래치하므로서 출력 데이타 D_OUT를 얻게 한 경우이다.

즉, 제 4도에 도시하는 예에 있어선, D 플립플롭 회로(53A, 53B)로부터의 데이타 DA, DB 가 D 플립플롭 회로(71A, 71B)에 공급되는 동시에, 클럭 XCK 이 D 플립플롭 회로(71A, 71B)에 그 클럭 입력으로서 공급되며, 데이타 DA, DB 중, 클럭 XCK 의 상승 시점의 데이타가 그 클럭기간, D 플립플롭 회로(71A, 71B)에 래치되며, 이 래치된 데이타 DA, DB 가 승산 회로(53A, 53B)에 공급된다.

또, 펄스 Q68, Q66, Q67, Q63 가 D 플립플롭 회로(72-75)를 통해서 형성 회로(69)에 공급되는 동시에, 클럭 XCK 이 D 플립플롭 회로(72-75)에 공급되며, 클럭 XCK 의 상승 시점, 즉, 기간 T1-T8 중에서 클럭 XCK 의 상승이 위치하는 기간의 계수 KA, KB 가 그 클럭기간, 승산 회로(53A, 53B)에 공급된다.

따라서, 가산 회로(54)로부터는 샘플링 위상이 클럭 XCK 의 시점으로 변환된 데이타 D_OUT가 출력되는 것으로 되며, 이것이 단자(57)에 꺼내어진다.

또, 제 5도에 도시하는 예에 있어선, 클럭 XCK 의 상승 시점에 있어서의 펄스 Q68, Q66, Q67, Q63 가 D 플립플롭 회로(72-75)에 있어서, 다음의 클럭 XCK 의 상승까지 래치된다. 그리고, 그 래치 결과가 위상 판정 회로(76)에 공급되며 그 펄스 Q68, Q66, Q67, Q63 가 기간(T1-T8)중의 어느 기간의 것이냐가 판정되는 동시에, 그 판정 결과가 클럭 XCK 의 기간 유지된다.

그리고, 그 판정 결과가 형성 회로(69)에 공급되며, 기간 T1~T8 중의 판정된 기간에 대응하는 계수 KA, KB 가 꺼내어지며, 이 계수 KA, KB 가 승산 회로(53A, 53B)에 각각 공급된다. 따라서, 가산 회로(54)로부터는 샘플링 위상이 클럭 XCK 의 시점으로 변환된 데이타 D_OUT가 출력되는 것으로 되며 이것이 단자(57)에 꺼내어진다.

또한, 상술에 있어선, 형성 회로(69)에 있어서 데이타 DA, DB 를 직선 보간하는 계수 KA, KB 를 형성했을 때 다른 함수에 의한 보간의 계수로 할 수도 있다. 또, 기간 T4, T5 및 T8, T1 에 데이타 DA, DB 의 레벨이 안정되고 있지 않는 경우엔 예컨대 하나 앞의 샘플로 대응할 수도 있다. 또한, 지연 회로(65)는 아날로그 회로로 구성하거나 가운터를 사용해서 디지탈 회로로 구성할 수 있다.

Claims (7)

1. 제 1 클럭에 동기한 제 1 디지탈 데이타를, 상기 제 1 클럭과 비동기의 제 2 클럭에 동기한 제 2 디지탈 데이타로 변환하는 변환 회로에 있어서,

   상기 제 1 클럭의 1 주기를 N개 (N≥2)의 기간으로 분할하는 분할 회로와;

   상기 각각의 분할기간마다 제 1 및 제 2 보간 계수를 정하는 계수 설정 회로와;

   상기 분할기간마다의 제 1 및 제 2 보간 계수중, 상기 제 2 클럭이 위치하는 분할기간에 있어서의 상기 제 1 및 제 2 보간 계수를 사용하고, 상기 제 1 디지탈 데이타중, 어느 한 클럭기간의 데이타와 그 다음 클럭기간의 데이타로부터 상기 제 2 디지탈 데이타를 생성하는 데이타 생성 회로를 구비하는 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변환 회로.
2. 제 1항에 있어서,

   상기 분할기간마다, 그 분할기간에 있어서의 상기 제 1 및 제 2 의 보간 계수를 사용하고, 상기 제 1 의 디지탈 데이타중, 어느 한 클럭기간의 데이타와, 그 다음 클럭기간의 데이타로부터 N배의 클럭 주파수의 디지탈 데이타를 생성하며,

   상기 생성한 디지탈 데이타중, 상기 제 2 클럭이 위치하는 상기 분할기간의 데이타를 꺼낸 상기 제 2 디지탈 데이타를 생성하는 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변환 회로.
3. 제 1항에 있어서,

   상기 분할기간중, 상기 제 2 클럭이 위치하는 분할 기간에 있어서의 상기 제 1 및 제 2 의 보간 계수를 꺼내고,

   상기 꺼낸 제 1 및 제 2 의 보간 계수를 사용하여, 상기 제 1 디지탈 데이타중, 어느 한 클럭기간의 데이타와, 그 다음 클럭 기간의 데이타로부터 상기 제 2 디지탈 데이타를 생성하는 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변환 회로.
4. 제 1 내지 3항중 어느 한 항에 있어서,

   N=4 인 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변환 회로.
5. 제 1 의 클럭에 동기한 제 1 디지탈 데이타를 상기 제 1 클럭과 비동기의 제 2 클럭에 동기한 제 2 의 디지탈 데이타로 변환하는 변환 방법에 있어서,

   상기 제 1 클럭의 1 주기를 N개(N≥2)의 기간으로 분할하는 단계와;

   상기 각각의 분할기간마다 제 1 및 제 2 의 보간 계수를 정하는 단계와;

   상기 분할기간마다의 제 1 및 제 2 의 보간계수중, 상기 제 2 의 클럭이 위치하는 분할기간에 있어서의 상기 제 1 및 제 2 의 보간 계수를 사용하고, 상기 제 1 의 디지탈 데이타중, 어느 한 클럭기간의 데이타와 그 다음 클럭기간의 데이타로부터 상기 제 2 디지탈 데이타를 생성하는 단계를 포함하는 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변한 방법.
6. 제 5항에 있어서,

   상기 분할기간마다. 그 분할기간에 있어서의 상기 제 1 및 제 2 의 보간 계수를 사용하고, 상기 제 1 디지탈 데이타중, 어느 한 클럭기간의 데이타와 그 다음 클럭기간의 데이타로부터 N배의 클럭 주파수의 디지탈 데이타를 생성하며,

   상기 생성된 디지탈 데이타중, 상기 제 2 클럭이 위치하는 상기 분할기간의 데이타를 꺼내어 상기 제 2 디지탈 데이타를 생성하는 것을 특징으로 하는 디지탈 데이타 샘플링 위상 변환 방법.
7. 제 5항에 있어서,

   상기 분할기간중, 상기 제 2 의 클럭이 위치하는 분할 기간에 있어서의 상기 제 1 및 제 2 의 보간 계수를 꺼내고,

   상기 꺼낸 제 1 및 제 2 의 보간 계수를 사용하여, 상기 제 1 디지탈 데이타중, 어느 한 클럭기간의 데이타와 그 다음 클럭 기간의 데이타로부터 상기 제 2 디지탈 데이타를 생성하는 것을 특징으로 하는 디지탈 데이타샘플링 위상 변환 방법.