[go: up one dir, main page]

KR100349788B1 - 소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법 - Google Patents

소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법 Download PDF

Info

Publication number
KR100349788B1
KR100349788B1 KR1019940033682A KR19940033682A KR100349788B1 KR 100349788 B1 KR100349788 B1 KR 100349788B1 KR 1019940033682 A KR1019940033682 A KR 1019940033682A KR 19940033682 A KR19940033682 A KR 19940033682A KR 100349788 B1 KR100349788 B1 KR 100349788B1
Authority
KR
South Korea
Prior art keywords
voltage
conductivity type
memory cell
type
conductive layer
Prior art date
Application number
KR1019940033682A
Other languages
English (en)
Other versions
KR950020709A (ko
Inventor
이데이요지
난부히로아끼
가네따니가즈오
마스다도오루
야마구찌구니히꼬
오하따겐이찌
구스노끼다께시
Original Assignee
히다찌디바이스엔지니어링 가부시기가이샤
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다찌디바이스엔지니어링 가부시기가이샤, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 히다찌디바이스엔지니어링 가부시기가이샤
Publication of KR950020709A publication Critical patent/KR950020709A/ko
Priority to CN 95121544 priority Critical patent/CN1131598A/zh
Application granted granted Critical
Publication of KR100349788B1 publication Critical patent/KR100349788B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

α선에 의해 발생되는 소프트에러에 대해 고레벨의 내성을 갖는 메모리셀 및 그러한 메모리셀을 사용하는 메모리장치와 메모리셀에 있어서 소프트에러를 장소하는 방법을 제공하기 위한 것으로써 메모리셀은 2개의 정보축적노드 1 , 2 사이에 결합용량 Cc를 갖고, 구동 MOS트랜지스터MN3 및 MN4와 전송MOS트랜지스터MN1 및 MN2가 형성되는 P웰 (또는, p기판)은 Vbb발생회로에 접속하고, 전압Vbb는 메모리셀신호전위의 저레벨VL보다 낮게 설정한다.
이러한 메모리셀을 실현하는 것에 의해 저전압측 노드2의 전위변동△VL이 큰 경우라도 MN1 ∼ MN4의 소오스 또는 드레인에 상당하는 n형 확산층과 p웰 (또는 p기판) 사이에 존재하는 기생다이오드는 온하지 않으므로 오동작을 방지할 수 있다.

Description

소프트에러가 감소된 메모리셀 및 메모리장치와 소프트에러의 장소방법{A MEMORY CELL AND A MEMORY DEVICE HAVING REDUCED SOFT ERROR AND A METHOD OF REDUCING SOFT ERROR}
본 발명은 메모리셀 (예를들면, 스테틱메모리) 및 메모리장치에 관한 것으로, 특히 α선에 의해 발생된 소프트에러에 대해 큰 내성을 갖는 반도체메모리셀과 그러한 메모리셀을 사용하는 메모리장치에 관한 것이다. 또한 본 발명은 반도체메모리셀내의 소프트에러를 저감하는 방법에 관한 것이다.
종래 메모리셀에서의 소프트에러를 방지하기 위한 대책은 CMOS 나 BiCMOS에서 사용되는 스테틱메모리셀의 정보축적노드에 용량을 부가하는 방법이었다.
용량을 부가하는 것은 여러가지의 방법으로 실행되었다.
작은 영역을 점유하는 메모리셀을 실현하기 위해서 가능한한 작은 용량을 부가하고, 가능한한 메모리셀에서 축적전위를 증가시켜 큰 효과를 갖는 것이 바람직하다.
축적전하를 증가시키는 용량을 부가하는 것으로써, IEEE Journal of Solid-Stste Circuits,Vol.SC-22,No.3,1987, 6월호,pp.430-436 에는 메모리셀의 2개의 정보축적노드의 사이에 용량을 접속하는 방법이 효과적이라고 기술되어 있다.
제2도는 소프트에러를 방지하기 위한 종래의 대책을 사용한 메모리셀의 등가회로도이다. 제2도에서 (100)은 전송MOS트랜지스터MN1 및 MN2, 구동MOS트랜지스터MN3 및 MN4, 부하MOS트랜지스터MP1 및 MP2와 2개의 정보축적노드1 및 2 (노드1 및 2는 각각 노드 (102), (104)로 표시한다) 사이에 부가된 용량Cc로 구성된 메모리셀을 나타낸다. 또한, 제 2 도에서 (106) 은 워드선, (108)은 비트선을 나타낸다. 제3도는 상기 구조의 메모리셀의 α선에 의해 발생된 잡음전류 Iα에 대한 메모리셀의 응답을 도시한 등가회로이다. 제2도와 제3도에 있어서, 정보축적노드 사이에 용량을 부가하는 종래의 방법에 의해 메모리셀 (100)의 소프트에러내성이 어떻게 증가되는지를 다음에 설명한다 .
제3도의 등가회로에 있어서, 노드1 및 노드2는 제2도의 메모리셀 (100)의 정보축적노드이고, 용량C1및 C2는 각각 노드1과 노드2의 접지용량이다. 이들 용량C1, 및 C2는 주로 트랜지스터MN1 ∼ MN4, MP1 및 MP2의 확산층과 웰 또는 기판과의 사이의 기생용량으로 이루어진다. 용량C3은 노드1과 노드2 사이의 결합용량이고, 트랜지스터MN3 및 MN4의 게이트 및 확산층 사이의 기생용량과 2개의 노드 사이에 부가된 용량Cc로 구성되어 있다.
α선에 의해 발생된 잡음전류Iα의 펄스폭은 일반적으로 100ps 정도이고, MOS트랜지스터의 온저항과 정보축적노드의 용량에 의해 결정되는 시정수와 비교해서 작으므로, 정보축적노드의 전위변동은 제3도에 도시된 바와 같이 용량만으로 구성되는 등가회로에 의해 나타낼 수 있다. 잡음전류Iα의 방향은 α선이 nMOS트랜지스터MN1 ∼ MN4에 입사할지 또는 pMOS트랜지스터MP1 및 MP2에 입사할지에 따라서 다르다. 일반적인 메모리셀에서 pMOS트랜지스터에 의해서 점유되는 영역은 nMOS트랜지스터보다도 훨씬 작으므로, pMOS트랜지스터를 거쳐 흐르는 α에 의해 발생한 잡음전류Iα의 양은 작다. 따라서 α선이 nMOS트랜지스터로 입사되고, 노이즈전류Iα가 화살표의 방향으로 흐를때, 소프트에러를 일으키고, 고압측노드의 전위가 내러가는 것으로 고려된다. 이하, 이 경우의 소프트에러에 대해 설명한다.
메모리셀 (100)을 정보유지상태라고 가정하면, 노드1의 전위는 고레벨VH, 노드2의 전위는 저레벨VL이고, α선에 의해 발생한 잡음전류Iα가 노드2의 전위보다 노드1의 전위가 낮게 저하했을때, α선의 입사에 의한 소프트에러가 발생한다. 따라서 소프트에러발생의 입계조건은 다음의 식 (1)과 같다.
VH- △VH= VL- △VL... 식(1)
여기에서, △VH와 △VL는 각각 잡음전류 Iα에 의해 발생된 노드1과 노드2의 전위변동이다. 노드1에서의 전위변동은 용량 C3및 C2에 의해 분할된 용량C3으로 노드2에서 나타난다. △VH와 △VL사이에는 다음의 식 (2)의 관계가 유지된다.
△VL= (C3/ (C2+ C3)) △VH... 식(2)
식 (2)를 식 (1)에 대입하고, VH-VL=VS(메모리셀의 신호 진폭)로 하면 식(3) 및 식 (4)가 얻어진다.
△VH= (1 + C3/ C2) VS... 식 (3)
△VL= (C3/ C2) VS... 식 (4)
만약 메모리셀Qm의 축적전하가 메모리셀 (100)에서 에러를 발생시키기 위해서 노드1에 인가될 최소전하라고 가정하면, 식 (5)로 나타낸 바와 같이 Qm은 노드1과 접지 사이의 등가용량과 식 (3)에 의해 부여되는 △VH의 곱과 동일하게 된다. 또, 일반적인 메모리셀은 C1= C2의 관계를 갖으므로 식 (5)는 식 (6)으로 간략화된다.
Qm= (C1+ C2·C3/ (C2+ C3)) (1 + C3/ C2) VS... 식 (5)
Qm= (C2+ 2C3) V3... 식 (6)
식 (6)에서 메모리셀 (100)의 정보축적노드 사이에 용량Cc를 부가하면 (C3을 증가시킴) 정보축적노드에 동일양의 접지용량을 부가하는 (C1과 C2를 증가시킨) 것에 의해 얻어지는 축적전하의 증가보다 2배가 큰 축적전하증가효과가 얻어지는 것을 알 수 있다. 또한 전자의 방법은 각 메모리셀에 하나의 용량만 부가하므로 단위 용량당 후자의 방법에 비해 4배의 축적전하증가효과가 얻어진다.
메모리셀 (100)의 2개의 정보축적노드(노드1 및 노드2) 사이에 용량Cc를 부가하는 종래의 방법이 현저한 축적전하증대효과를 얻게 되는 이유는 용량Cc를 부가하는 것에 의해 고전압측상의 노드1의 전위의 감소를 방지할 수 있을 뿐만 아니라고전압측노드1의 전위가 감소함에 따라 저전압측상의 노드2의 전위를 감소할 수 있어 이들 노드에서 전위의 반전이 일어나지 않기 때문이다.
그러나 본 발명자들은 전압측노드의 전위변동△VL가 0.8V보다 큰때, 제3도의 등가회로는 유효하지 않고, 식 (6)도 유지되지 않는 것을 발견하였다. 이것은 이 조건에서 p n접합 (nMOS트랜지스터MN1 ∼ MN4가 형성되는 p웰과 소오스 또는 드레인의 n형 확산층의 사이에 형성된 기생다이오드)이 온하기 때문이다. 종래의 메모리셀은 제2도에 도시된 바와 같이 정보축적상태에서 메모리셀 (100)이 p웰의 전위와 동일한 저전압측전위 (VEE)를 갖도록 설계된다. 따라서 메모리셀 (100)의 저전압측 노드2의 전위는 정보축적상태를 나타내는 VL보다 낮은 전위에서 기생다이오드가 온하는 전압VF, 즉 VL보다 낮은 약 0.8V 정도의 전위로 클램프되므로, 식 (2)는 유지되지 않는다. 이 경우에 용량Cc는 한쪽끝이 등가적으로 접지되는 용량으로 간주되므로, 메모리셀(100)의 축적전하Qm은 식 (7)과 같고, 식 (6)에 의해 부여되는 값보다 낮다.
Qm= (C2+ C3)VS... 식 (7)
식 (4)에서 명확한 바와 같이, △VL이 0.8V보다 크게 될지 아닐지는 C2(= C1) 대 C3의 비와 메모리셀의 신호진폭VS에 따라 결정된다. 메모리셀 (100)이 최소치수 0.4㎛를 갖는 프로세스에 의해 제조되는 경우, 예를들어 C2는 약 3fF이다. 충분한 소프트에러내성을 갖기 위해서 C3는 2~3fF의 범위내로 하면 좋다. 이 메모리셀의 신호진폭VS는 3.3V이고, △VL은 2.2∼3.3 V로써 0.8V보다 크므로, 클램프의 영향은 무시할 수 없다.
또한 최소치수가 작아짐에 따라 메모리셀에 축적되는 잡음전하의 양은 최소치수에 비례해서 장소하고, MOS트랜지스터의 확산층과 웰 또는 기판과의 사이의 접합용량은 최소치수의 2승에 비례해서 급격히 감소한다. 따라서 C3으로써 부가된 용량은 C1과 C2에 비해서 증가하고, 또한 △VL도 증가한다.
△VL이 0.8V보다 클때, 메모리셀 (100)의 축적전하Qm은 식 (6)이 아닌 식 (7)에 의해 나타내지고, C3으로써 부가된 용량의 효과는 반으로 감소한다. 우선 충분한 소프트에러내성을 유지하기 위해서는 큰 용량을 부가하는 것이 필요하고, 메모리셀영역을 증가시키는 문제점이 발생된다.
본 발명의 목적은 종래의 기술에 의한 상술한 문제점을 해결하고, 작은 점유면적으로 α선에 의해 발생한 소프트에러에 대해 고레벨의 내성을 갖는 메모리셀 (예를들어 스테틱메모리) 및 이 메모러셀을 다수 사용하는 메모리장치와 메모리셀에 있어서 소프트에러를 감소하는 방법을 제공하는 것이다.
상기의 목적은 본 발명에 따른 메모리셀 (예를들어, 스테틱메모리), 메모리장치 및 메모리셀에 있어서 소프트에러의 장소를 마련하는 방법에 의해 달성된다. 메모리셀은 그 사이에 용량을 갖는 2개의 축적노드와 제1의 도전형의 도전층에 형성된 소오스와 드레인을 갖는 적어도 2개의 MOS트랜지스터를 갖고, MOS트랜지스터(제2도전형의 트랜지스터)의 게이트와 드레인은 서로 교차 결합된다. 또한 메모리셀은 MOS트랜지스터의 소오스 또는 도전층의 하나에 전기적으로 접속되고, 제1전압을 발생시키는 전압발생회로와 다른 소오스 또는 도전층에 전기적으로 접속되고, 전압발생회로에서 발생된 제1전압과는 다른 제2전압을 공급하는 제2전압원을 갖는다. 전압발생회로에서 발생된 제1전압은 하나의 MOS트랜지스터의 드레인과 도전층 사이에 형성된 기생다이오드가 α선에 의해 발생된 잡음전류에 의한 정보축적노드에서의 전압변동에 따라 온으로 되지 않는 레벨로 설정된다.
이 경우에 메모리셀의 2개의 정보축적노드 (노드1 및 노드2) 사이에 용량Cc가 부가되면, 메모리셀에 있어서의 축적전하가 증가하고, 소프트에러내성이 증가한다.
제1도전형 도전층이 p웰이고, 제2도전형 MOS트랜지스터가 n형(n채녈) MOS트랜지스터이고, p웰의 전압Vbb가 메모리셀의 신호전압의 저레벨VL보다 낮게 설정되었을때는 다음식으로 정의할 수 있다. 이 설정은 저전압측 노드의 전방이 클램프되었을때의 전방을 VL-VF에서 Vbb-VF로 저하시켜서 고전압측 노드와 저전압측 노드 사이의 전압반전이 발생하지 않게 한다.
Vbb≤VL- (C3/ C2) VS+ VF... 식 (8)
여기서 VF는 n형 MOS트랜지스터의 드레인과 p웰 사이에 형성된 기생다이오드가 온한 전압이고, 약 0.8 V이다. 저전압측 노드에서의 전압저하량△VL의 최대값은 (C3/C2) VS이고, 식 (8) 의 조건이 만족하는 한 저전압측 노드상의 전압은 전혀 클랜프되지 않고, 감소한다. 결과적으로 식 (6)에 의해 나타나는 축적전하증가효과를 얻을 수 있다.
제1도전형 도전층이 n웰이고, MOS트랜지스터가 p형 (p채녈) MOS트랜지스터일때, 다음식에 의해 정의된 바와 같이, n웰의 전압Vbb는 메모리셀의 신호전압의 고레벨VH보다 높게 설정되어도 좋다. 이 설정은 메모리셀의 고전압측 노드의 전압이 기생다이오드에 의해 클램프되는 것을 방지할 수 있다.
Vbb≥ VH+ (C3/ C2) VS- VF... 식 (9)
여기에서 VF는 p형 MOS트랜지스터의 드레인과 n웰에 의해 형성되는 기생다이오드가 온했을때의 전압이고, 약 0.8 V이다.
메모리셀의 형성시, 기판과 n웰 사이에 n형의 고불순물농도층을 마련하여 또 고전압에 접속하면 소프트에러를 방지할 수 있고, 기판으로 부터 입사되는 잡음전하를 차폐할 수 있다.
또 기판과 웰 사이 및 트랜지스터 사이를 분리하기 위해 이산화실리콘층을 사용하면 소프트에러를 방지할 수 있고,기판으로 부터 입사되는 잡음전하를 차페할 수 있다.
제1도전형 도전층이 p웰이고, MOS트랜지스터가 n형 MOS트랜지스터인 메모리셀을 다수 사용하는 메모리장치인 경우, p웰전압Vbb는 저전압측의 전원전압VEE보다 낮게 설정하면 좋고, 또는 제1도전형 도전층이 n웰이고, 제2도전형 MOS트랜지스터가 p형 MOS트랜지스터인 메모러셀을 다수 사용하는 메모리장치인 경우, n웰전압 Vbb는 고전압측의 전원전압보다 높게 설정하면 준다. p웰과 n웰을 갖는 메모리장치인 경우, p웰전압Vbb는 저전압측의 전원전압 VEE보다 낮게 설정하면 좋고, n웰전압Vbb는 고전압측의 전원전압VEE보다 높게 설정하면 좋다. 이와 같은 설정은 메모리셀이 기생다이오드의 동작에 의해 클램프되는 것을 방지할 수 있다.
또 제1도전형 도전층이 p웰이고, 트랜지스터가 n형 MOS트랜지스터인 메모리셀을 다수 사용하는 메모리장치의 경우에는 메모리셀의 신호전압의 저래벨VL이 저전압측의 전원전압VEE보다 높게 설정되거나 또는 제1도전형 도전층이 n웰이고, MOS트랜지스터가 p형 MOS트랜지스터인 메모리셀을 다수 사용하는 메모리장치의 경우에는 메모리셀의 신호전압의 고레벨VH가 고전압측의 전원전압보다 낮게 설정되면 좋다. 메모리장치가 n웰과 p웰을 갖는 경우, 메모리 셀의 신호전압의 저레벨VL은 저전압측의 전원전압VEE보다 높게 설정하면 좋고, 메모리셀의 신호전압의 고레벨VH는 고전압측의 전원전압보다 낮게 설정하면 좋다. 이러한 설정에 의해 메모리장치의 동작속도를 증가시킬 수 있고, 또한 ECL-MOS레벨변환회로를 마련하지 않고 모든 주변회로를 ECL회로로써 구성할 수 있다.
이하, 본 발명을 본 발명의 상세한 실시예를 따라 설명할 것이다.
본 발명에 따른 메모리셀 및 메모리셀을 사용하는 메모리장치의 실시예와 소프트에러를 감소시키는 메모리동작을 제1도 및 제4도∼제1도에 따라 설명한다.
(실시예 1)
제1도는 본 발명의 1실시예로써 메모리셀을 도시한 등가회로도이다. 제1도에 있어서, (200)은 4개의 n채널MOS트랜지스터MN1, MN2, MN3 및 MN4와 2개의 p채녈MOS트랜지스터MP1 및 MP2로 구성되는 메모리셀을 나타낸다. 이들 트랜지스터중, MN1 및 MN2는 전송MOS트랜지스터이고, MN3 및 MN4는 구동MOS트랜지스터이고, MP1 및 MP2는 부하MOS트랜지스터이다. 노드1과 노드2는 정보축적노드이고 (제1도에서는 각각 (206)과 (208)로 표시한다), 캐패시턴스Cc는 메모리셀에 축적된 전하를 증가시키기 위해 노드1과 노드2 사이에 부가된 것이다. 노드1과 노드2 사이에 존재하는 트랜지스터MN3 및 MN4의 게이트와 확산층간의 기생용량이 충분히 클때, 캐패시턴스Cc를 부가할 필요는 없다. 또, 제1도에서 워드선(202), 비트선(204), 배선(214)는 부의 전원VEE에 접속되어 있고, 배선(216)은 접지에 접속되어 있고, 배선(212)는 Vbb발생회로(210)에 접속되어 있다.
제1도에 도시한 바와 같이, 부하MOS트랜지스터MP1 및 MP2의 드레인은 배선(216)을 거쳐서 접지에 접속되어 있고, 구동MOS트랜지스터MN3 및 MN4의 소오스는 배선(214)를 거쳐서 부의 전원VEE에 접속되어 있으므로, 본 실시예의 메모리셀 (200)의 신호전위는 하이레벨VH에서 0V로 설정되고, 로우레벨VL에서 VEE로 설정된다.MN1 및 MN4의 p웰 (p기판)의 전위Vbb는 배선(212)를 거쳐서 Vbb발생회로 (210)에 의해 VEE보다 낮은 전위로 바이어스된다. 식 (8)의 조건을 만족시키기 위해서 전위Vbb는 다음식과 같이 설정하면 좋다.
Vbb≤VEE- (C3/C2) VS+ VF... 식 (10)
이러한 설정에 의해 α선에 의해 발생하는 잡음전류에 따라서 고전압축 노드의 전위가 감소되었을때, 저전압측 노드의 전위가 클램프되는 일없이 감소하므로 2개의 노드의 전위의 반전이 발생할 가능성이 감소한다. 최소치수 0.4㎛의 프로세스를 사용해서 제작한 상술한 메모리셀(100)에서는 예를들면 (C3/ C2) Vs 의 값이 2.2∼3.3 V이고, 기생다이오드가 온하는 전압 VF가 약 0.8 V이므로, p웰 (p기판) 의 전위Vbb는 부의 전압VEE보다 낮은 값 1.4∼2.5V로 설정하면 좋다. 부의 전압VEE가 -3.3V일때, 전위Vbb는 약 -4.7~-5, 8 V로 하면 좋다.
이러한 것을 종래의 메모리셀과 비교해서 제4도에 도시한다.
제4도는 α선에 의해 발생된 잡음전류가 고전위축 노드1로 흐를때, 노드1과 노드2의 전위의 특성곡선을 도시한 것이다. 제4도(A)는 제1도의 Vbb발생회로(210)에 의해 바이어스된 메모리셀 (200) (즉, 본 발명의 메모리셀)의 특성곡선도이고, 제4도 (B) 는 제2도의 메모리셀 (100) (즉, 종래의 메모리셀)의 특성곡선도이다. 제4도(A)에서 곡선 (402)는 시간함수로써 노드1에서의 전압이고, 곡선 (404)는 시간함수로써 노드2에서의 전압이다. 또한 제4도(B)에서 곡선 (406)은 시간함수로써노드2에서의 전압이고, 곡선 (408)은 시간함수로써 노드1에서의 전압이다. 제4도 (A)에 도시된 바와 같이, 본 발명의 메모리셀(200)에서는 고전압측 노드1의 전위가 저하함에 따라서 저전압측 노드2의 전위도 저하하므로 전위의 반전은 발생하지 않는다. 이것에 비해서 제4도 (B)에 도시된 종래의 메모리셀 (100)은 고전압측 노드1의 전위에 따라서 저전압측 노드2의 전위가 감소하지만, 기생다이오드는 (VL-0.8) V에서 온하고, 이 레벨에서 저전압측 노드2의 전위를 클램프하므로, 노드1과 노드2 사이의 전위관계는 반전하여 소프트에러가 발생한다.
p웰의 바이어스전위Vbb는 식 (10)의 조건을 만족시키도록 설정하는 것이 바람직하다. 만약 이 조건을 만족시킬 수 없는 경우라도 Vbb를 부의 전원VEE보다 낮은 레벨로 설정하면, 저전위측노드가 클램프되는 전위는 Bbb가 VEE와 동전위일때 보다 낮으므로, 어느 정도 소프트에러내성을 향상시키는 이점이 있다.
본 실시예에서 사용되는 Vbb발생회로 (210)은 원하는 전위들 발생하는 한 어떤 형태의 회로라도 준다. 예를들면 제5도에 도시된 공지의 챠지펌프회로 (220)을 사용할 수 있다. 이 챠지펌프회로 (220)의 동작을 간단하게 설명한다. 이 회로는 클럭입력 (502)와 Vbb출력단자 (504)를 갖는다. 이 회로는 하나의 인버터INV, 3개의 용량CAA, CBB, CCC및 4개의 pMOS트랜지스터 Q1, Q2, Q3, Q4로 구성되어 있다. 0과 +VCC사이의 증폭된 블럭신호가 이 회로의 블럭입력 (502)에 입력하면, 용량결합된 pMOS트랜지스터는 온/오프하고, 클럭신호의 각 사이클 마다 전류를 Vbb출력단자(504)에서 Q4를 거쳐서 Q2로 흐르게 한다. 이 전류는 역방향으로 흐르지 않는다. 따라서 Vbb출력단자의 전위는 조금씩 저하한다. Vbb출력단자의 전위는 Q4의 임계값전위가 Vth이면 최종적으로 - (VCC-Vth)의 부의 전압에 도달한다. 원하는 값의 부의 전압을 얻기 위해서는 챠지펌프회로 (전압발생회로) (220)에 적당한 레벨시프터를 부가하면 좋다.
이 실시예에서는 부하요소로써 pMOS트랜지스터를 사용하는 메모리셀에 대해 기술하였지만, 또한 본 발명은 부하저항으로써 고저항을 사용할 메모리셀에 대해서도 적용할 수 있다.
제6도는 제1도의 메모리셀 (200)의 구체적인 구조의 일부를 도시한 단면도이다. 구동MOS트랜지스터MN1 및 MN2는 N형 기판(17)내에 마련된 p웰 (14)에 형성되고, 부하MOS트랜지스터MP1 및 MP2는 n형 기판(17)내에 형성되어 있다 (MN1, MN2, MN4 및 MP2는 제6도에 도시되어 있지 않다). n+층 (12), (13)은 각각 MN3의 소오스와 드레인을 나타내는 n형 확산층이다. 소오스(12)는 부의 전원전압VEE에 접속되고, 드레인 (13)은 MP1의 소오스 (15) 및 MP2와 MN4 (도시하지 않음) 의 게이트에 접속되어 있다. MP1의 드레인 (16)은 접지에 접속되어 있다. p웰 (14)는 p+층 (11)을 거쳐서 배선층(18)과 또 Vbb발생회로(210) (도시하지 않음)애 접속되어 있다. 배선층 (18)은 텅스텐 또는 알루미늄등과 같은 금속 또는 다결정실리콘을 사용할 수 있다. 구조상, (19)는 절연막(예를들면, SiO2)이다.
본 발명의 메모리셀 (200)은 n채널MOS트랜지스터의 소오스전위 및 p웰의 전위가 개별적으로 부여되는 구조로 하고, 식(10)의 조건을 만족시키기 위해서 p웰전위Vbb는 Vbb발생회로(210)에 의해 설정한다. 이러한 설정은 저전위측 노드가 클램프되는 것을 방지한다. 따라서 저전위측 노드에서의 전위변동△VL이 큰 경우라도 부가된 용량Cc를 증가시키지 않고, 메모리셀의 축적전하증대효과를 얻을 수 있으므로, 작은 영역으로 소프트에러에 대해 고레벨의 내성을 갖는 메모리셀을 실현할 수 있다.
(실시예 2)
이하, 본 발명에 관한 메모리셀 (메모리셀 (300))의 다른 실시예를 제7도 및 제8도를 참조하여 설명한다. 제7도에서 (302), (304)는 각각 워드선과 비트선이다. (306)은 VSS발생회로 (330)과 트랜지스터MN3 및 MN4의 소오스 사이의 배선이고, 배선 (308)은 MN1-MN4의 p웰 또는 p기판을 VEE(부의 전원전압)에 접속하고 있다. (310), (312)는 각각 노드1과 노드2를 나타낸다. 제7도에 도시된 구성과 제 1도의 등가회로와의 상이점은 p웰 또는 p기판의 전위Vbb가 부의 전원전압VEE에 접속되고, 메모리셀 (300)의 신호전위의 저레벨VL이 VSS발생회로 (330)에 의해 설정되는 것이다. 이와 같은 방법에 의해 제1실시예에 비해서 제2실시예는 메모리셀 (300)의 신호전위의 저레벨VL의 값이 VEE보다 높은 전위로 설정되는 것이다. VSS발생회로(330)은 부의 전원전압VEE보다 높은 전위(부의 전압의 절대값은 VEE보다 작다)를 발생하는 회로이다.
결과적으로 메모리셀 (300)의 VS신호증폭은 반드시 감소하게 된다. 또한 본 실시예에서 노드1과 노드2 사이에 존재하는 트랜지스터MN3, MN4의 게이트와 확산층 사이의 기생용량이 제1 실시예의 경우와 같이 충분히 크면, 용량Cc가 부가되지 않아도 좋다.
이 메모리셀 (300)에서 저전압측 노드의 전위가 클램프되는 것을 방지하는 식 (8)을 만족시키기 위해서는 VSS발생회로 (330)의 출력VSS를 다음의 조건이 만족되도록 설정하는 것이 요구된다.
VSS≥(Vbb- VF) / (1 + C3/ C2) ... 식 (11)
최소치수 0.3㎛의 프로세스를 사용해서 제조된 메모리셀(300)에 있어서, 예를들면 미세회로의 설계상 메모리사이즈가 변화하므로 C2는 약 15fF이고, C3는 α선에 의해 발생된 소프트에러의 내성에 대해 약 5fF가 요구되고, VF는 약 0.8V이다. 따라서, p웰 (또는 p기판)의 전위Vbb(이 경우에는 부의 전원전압 VEE에 접속한다)를 -4V라 하면 메모리셀 (300)의 신호전위의 저레벨VL(VSS발생회로(330)의 전위VSS)은 -2. 5 V보다 높은 값으로 설정하면 좋다.
제7도에 도시된 바와 같이, p웰의 전위Vbb는 일반적으로 부의 전원전압VEE값과 동일하게 설정된다. 필요하다면 제1도의 Vbb발생회로 (210)을 사용하는 것에 의해 적절한 전위로 바이어스되어도 좋다. 식 (11)의 조건이 만족되지 않는 경우, VSS를 p웰의 전위Vbb보다 고레벨로 설정하면 VSS의 값이 p웰전위Vbb값과 동일할때 보다 저전압측 노드의 클램프전위가 낮게 되므로 소프트에러의 내성을 향상시키는 이점이 있다.
제8도는 제7도의 메모리셀 (300)의 상세한 구조의 일부를 도시한 단면도이다. 본 실시예는 p기판(20)을 사용하고, 구동MOS트랜지스터MN3 및 MN4와 전송MOS트랜지스터MN1 및 MN2는 p웰 (21)상에 형성되고, 부하MOS트랜지스터MP1 및 MP2는 n웰 (22)상에 형성된다 (MN1, MN2, MN4 및 MP2는 도시되지 않음). p웰 (21)은 p기판 (20)을 거쳐서 부의 전원전압VEE에 접속되고, n웰 (22)는 n+층 (23), (28)을 거쳐서 접지에 접속된다. n+층(24) 및 (25)는 각각 MN3의 소오스와 드레인에 대응하는 n형 확산층이고, 소오스(24)는 전원전압VSS에 접속되고, 드레인 (25)는 MP1의 소오스 (26) 및 MP2 및 MP4의 게이트 (도시하지 않음)에 접속되어 있다. MP1의 드레인 (27)은 접지에 접속된다. 제8도에는 게이트전극과 n+층 및 p+층의 접속은 다결정실리콘 또는 금속등으로 형성되어 있고, 또한 (29)는 예를들어 SiO2등으로 형성된 절연막이다.
이와 같은 구조에 있어서, 제2실시예는 메모리셀 (300)의 저전압측 노드의전위가 클램프되는 것을 방지할 뿐만 아니라, 또한 α선에 의해 발생되는 소프트에러에 대한 내성을 향상시키고, 저레벨신호전위VL를 저하할 수 있으므로 종래의 문제점을 해결할 수 있게 되었다.
종래의 고속BiCMOS메모리에 있어서, 외부회로에서 외부회로로의 인터페이스신호는 ECL레벨이지만 BiCMOS회로를 사용하므로 메모리의 내부회로는 MOS레벨이다. 따라서 ECL레벨을 내부MOS레벨로 변환하는 ECL-MOS레벨변환회로를 마련하는 것이 필요하다. 이 변환회로는 현재 이용 가능한 가장 빠른 회로를 사용하더라도 약 1ns 정도 지연되므로, 액세스시간을 줄이는 것은 곤란하였다. 한편, 본 발명의 이 실시예에서 메모리셀 (300)의 저레벨신호전위VL의 값은 신호진폭VS가 전원전압전위VEE보다 작게 되도록 저하되므로, 메모리셀의 전압레벨을 주변회로보다 낮게 감소시키는 것에 의해 워드선의 신호진폭을 감소시키고, ECL회로의 워드드라이버를 구성할 수 있다. 상기의 방법에 의하면 ECL-MOS레벨변환회로를 필요로 하지 않으므로, 액세스시간을 줄일 수 있어 메모리장치의 동작속도를 증가시킬 수 있다.
(실시예 3)
또 소프트에러에 대한 높은 내성, 고속동작 및 작은 점유면적을 갖는 메모리셀의 다른 실시예에 대해서 기술한다.
제7도의 실시예에서 메모리셀 (300)의 신호진폭VS는 전원전압 VEE보다 작으므로, 식 (6)에서 알 수 있는 바와 같이, 축적된 전하Qm은 제1도의 메모리셀 (200)의 축적전하보다 작다. 또 제1도의 메모리셀 (200)에 있어서, 장치의 브래이크다운전압은 최소치수의 감소에 따라 저하하여 메모리셀의 신호진폭VS를 저감할 필요가 있다. 따라서 축적된 전하Qm이 감소하는 경향이 있다.
메모리셀에 필요한 축적전하Qm의 양은 필요한 내α선과 잡음전하의 크기에 의해 결정된다. 대형컴퓨터의 캐시메모리에 사용되는 고속메모리에서는 예를들면, 소프트에러에 관한 대책으로 에러정정코드를 동작속도의 면에서 사용할 수 없으므로, 메모리셀 자체를 높은 내α선으로 하여야 한다. 이 경우, 큰 용량을 부가하는 것에 의해 축적전하Qm의 필요량을 유지할 수 있지만, 지나치게 큰 용량을 부가하는 것은 동작속도를 저하시킬 우려가 있다. 큰 용량이 부가된 메모리셀에 있어서, 고속동작을 유지하기 위해서는 MOS 트랜지스터의 게이트폭을 증가시켜야 하므로 메모리셀영역이 증가한다.
소프트에러에 대한 높은 내성을 갖고, 고속으로 동작하며 작은 점유면적을 갖는 메모리셀을 실현하기 위해서는 제2실시예에 도시된 구성에 부가하여 다른 소프트에러대책이 필요하다. 제9도는 그러한 대책을 실행하는 메모리셀의 1실시예를 도시한 주요부 단면도이다. 메모리셀 (400)의 등가회로는 제7도의 등가회로와 비슷하며, 신호전위의 저레벨VL은 VSS발생회로 (330)에 접속되고, 전원전압VEE보다 높은 전위로 설정된다 (도시하지 않음). 이메모리셀(400)은 큰 용량Cc를 부가하는 일없이 정보축적노드에 축적된 잡음전류를 감소시키는 것에 의해 소프트에러에 대해 큰 내성을 갖도록 설계된다. 재9도에 도시된 바와 같이, 구동MOS트랜지스터MN3 및 MN4와 전송MOS트랜지스터MN1 및 MN2 (MN1, MN2, MN4, MP2는 도시되지 않음)는 p웰(35)에 형성되고, 부하MOS트랜지스터MP1 및 MP2는 n웰 (36)에 형성된다. p웰 (35)는 n+층 (34)에 의해 p기판 (40)과 분리되어 있고, p+층(31)을 거쳐서 부의 전원전압VEE에 접속되어 있다. n웰 (36)은 n+층(39)를 거쳐서 접지에 접속된다. 메모리셀 (400)에 있어서, 게이트전극과 n+층 및 p+층의 접속은 예를들어, 금속 또는 다결정실리콘으로 할 수 있다. 또 제9도에서 (41)은 예를들어, SiO2등의 절연막이다. 이 구성으로 하면 α선에 의해 p기판 (40)에서 발생된 잡음전하는 n+층 (34)에 의해 차폐되고, 메모리셀 (400)의 정보노드에(MN3의 드레인(33)) 집속되지 않는다. 또한 p웰 (35)에서 발생된 잡음전하의 일부가 n+층(34)에 의해 흡수되므로, 메모리셀 (400)의 축적노드에 축적되는 잡음전하의 양을 대폭적으로 저장할 수 있다.
(실시예 4)
제 10 도는 축적되는 잡음전하를 저감하는 수단을 실시한 또 다른 실시예의 주요부 단면도이다. 메모리셀 (500)의 등가회로는 제7도와 유사하며, 신호전위의 저레벨VL은 VSS발생회로(330)에 접속되어 있고 전원전압VEE보다 높은 전위로 설정되어 있다(도시하지 않음). 이 메모리셀(500)에 있어서, SiO2층(61)은 웰(54), (55)의 사이뿐만 아니라 p웰 (54) 및 n웰 (55)의 아래에 마련되어 이들을 실리콘기판 (도시하지 않음)으로부터 분리시킨다. 또한 예를들어, SiO2로 구성되는 절연막(62)는 n웰 및 p웰상에 형성되고, 트랜지스터용의 게이트전극뿐만 아니라 웰에서 n+층 및 p+층에 접촉하기 위해 관통하는 콘택트홀은 예를들어 급속 또는 다결정실리콘으로 구성된다. SiO2층(161)이 α선에 의해 실리콘기판상에 발생되는 잡음전하를 차폐하므로, 제9도에 도시된 제3실시예에서와 같이 메모리셀 (500)의 정보축적로드(MN3의 드레인 (53)등)에서 수집되는 잡음전하의 양은 감소될 수 있다.
상술한 실시예에서는 α선이 n-MOS로 입사하는 것에 의해 소프트에러가 발생한다고 가정하였다. 이것은 통상의 메모리셀에 있어서, pMOS의 영역이 nMOS의 영역보다 휠씬 작기 때문에 α선은 소프트에러를 발생시킬만큼 충분히 큰 잡음전류를 발생하지 않는다는 것이다. 그러나, α선이 pMOS에 입사하는 것에 의해 발생되는 소프트에러의 경우, 이 실시예에 있어서, nMOS 대신에 pMOS를, p웰 대신에 n웰을, 메모리셀의 신호전위의 고레벨 대신에 저레벨을 사용하는 것에 의해 본 발명을 적용할 수 있는 것은 명확하다.
(실시예 5)
제11도는 제7도 및 제10도에 도시된 본 발명의 메모리셀을 다수 사용한 메모리장치의 1실시예를 도시한 회로도이다. 제11도에서 (600)은 메모리장치로써, X어드레스버퍼 (71), X디코더 및 드라이버 (72), Y어드레스버퍼 (73), Y디코더 및 드라이버 (74), 메모리셀 (75) ∼ (78), 센스회로 (79) 및 (80), 출려버퍼 (81)로 구성된다. (105) 및 (107)은 각각 X드라이버와 Y드라이버이다. 또한, (109) 및 (111) 은 어드레스입력이고, (113)은 데이타출력이다. 도면중에서 W1 및 W2는 워드선이고, BL1, BR1, BL2 및 BR2는 비트선이고, VYIN1 및 VYIN2는 비트선선택신호이고, DI 및 DI'는 라이트제어신호이다. 예를들면 이들 신호 또는 전원의 전압값을 다음에 기술한다. 워드선W1 및 W2는 선택되었을때 -0.8V, 선택되지 않았을때 -3.2V이고, 비트선선택신호VYIN1 및 VYIN2는 선택되었을때 -3.0V, 선택되지 않았을때 -3.4V이며 라이트제어신호DI, DI'는 하이일때 -2.6V, 로우일때 -3.4V이다. VSS의 전위는 -3.2V, 전원전압VEE는 -5.2 V이다. 메모리셀의 구동MOS트랜지스터 및 전송MOS 트랜지스터의 p웰전위는 VEE와 동일한 전위로 바이어스된다.
제11도에 도시되어 있는 어드레스버퍼 (71) 및 (73)과 출력버퍼 (81)은 주지의 회로이고, 그들의 동작에 대한 설명은 생략한다. 디코더 및 드라이버 (72) 및 (74)의 동작은 일본국 특허공개공보 1990-265095호, 센스회로(79) 및 (80)의 동작은 일본국 특허공개공보 1991-76096호에 기재되어 있다. 그들에 대한 설명은 생략한다.
본 실시예의 메모리장치 (600)의 특징은 메모리셀 (75) ∼ (78) 이 주변회로보다 낮은 전압으로 저하하고, 워드선W1 및 W2와 비트선BL1, BR1, BL2 및 BR2의 신호전압진폭이 감소하는 것에 의해 어드레스버퍼(71) 및 (72), 디코더 및 드라이버(72) 및 (74), 이들의 구동회로 (105) 및 (107), 센스회로(79) 및 (80), 출력버퍼 (81)을 포함하는 모든 주변회로는 ECL회로의 구조로 된다. 따라서 X드라이버 (105) 및 Y드라이버 (107) 은 ECL회로의 구조로 된다. 이것은 종래의 고속BiCMOS메모리장치에서 요구된 ECL-MOS레벨변환회로가 필요하지 않으므로, 고속정보검색을 실행할 수 있다. 또한, 비트선BL1, BR1, BL2 및 BR2의 충방전이 바이폴라트랜지스터에 의해 실행되므로, 정보의 라이트를 고속으로 실행할 수 있다.
본 발명의 메모리셀과 메모리장치의 적합한 실시예에 대해서 설명했지만 상기한 실시예에만 한정된 것은 아니다. 예를들면 실시예 1 ∼실시예4에 있어서, nMOS를 pMOS로, p웰을 n웰로, 메모리셀신호전위의 고레벨을 저레벨로 대체하는 것에 의해 α선이 pMOS로 입사하는 것에 의해 발생하는 소프트에러의 경우에도 마찬가지로 본 발명을 적용할 수 있다. 또한 본 발명의 기본사상을 이탈하지 않는 범위내에서 여러가지의 설계변경을 할 수 있는 것은 물론이다.
본 발명에 의하면 메모리셀에 작은 용량을 부가하고,구동MOS트랜지스터 및 전송MOS트랜지스터가 n형이고, p웰 또는 p기판의 전위Vbb가 전원전압VEE보다 낮게 설정되거나 또는 저신호레벨VL이 전원전압VEE보다 높게 설정된다. p형 MOS트랜지스터의 경우에는 n웰 또는 n기판의 전위Vbb가 고전압측의 전원전압보다 높게 설정되거나 또는 고신호레벨VH가 고전위측상의 전원전압보다 낮게 설정되어 있다. 이러한 방법에 의해서 축적전하를 현저하게 증가시킬 수 있어 작은 영역으로 소프트에러에 대한 고레벨의 내성을 갖는 메모리셀 및 메모리장치를 실현할 수 있다.
또 상술한 소프트에러의 내성의 향상과 신호의 전압진폭의 감소는 ECL-MOS변환회로를 필요로 하지 않으므로, 전체주변회로를 ECL회로로 구성할 수 있어 고속메모리장치를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
제1도는 본 발명에 관한 메모리셀의 1 실시예를 나타내는 등가회로도.
제2도는 종래의 메모리셀의 등가회로도.
제3도는 α선에 의해 발생된 잡음전류에 대한 응답을 기술하기 위한 메모리셀의 등가회로도.
제4도 (A)와 제4도(B)는 α선에 의해 발생된 잡음전류가 고전압측의 노드1로 흐를때의 노드1과 노드2의 전위변동을 도시한 특성곡선도로써, 제4도(A)는 제1도에 도시된 등가회로를 갖는 본 발명의 메모리셀의 특성곡선도이고, 제4도(B)는 제2도에 도시된 등가회로를 갖는 종래의 메모리셀의 특성곡선도.
제5도는 본 발명의 제1실시예의 메모리셀에서 사용할 수 있는 Vbb발생회로를 도시한 회로도.
제6도는 본 발명의 제1실시예에 관한 메모리셀의 단면도.
제7도는 본 발명의 제2실시예를 도시한 등가회로도.
제8도는 본 발명의 제2실시예에 관한 메모리셀의 단면도.
제9도는 잡음전하를 차폐하는 구조를 갖는 본 발명의 제2실시예에 관한 메모리셀의 단면도.
제10도는 잡음전하를 차폐하는 구조를 갖는 본 발명의 제2실시예에 관한 또 다른 메모리셀의 단면도.
제11도는 본 발명의 제2실시예에 관한 메모리셀을 사용하는 메모리장치의 1실시예를 도시하는 회로도.

Claims (29)

  1. 2개의 정보축적노드;
    상기 2개의 정보축적노드 사이에 마련된 캐패시터;
    그의 드레인과 소오스가 제1 도전형의 도전층에 형성되어 있고, 그의 게이트와 드레인이 서로 교차접속되어 있으며, 상기 제1 도전형과는 반대인 제2 도전형의 트랜지스터인 적어도 2개의 MOS 트렌지스터 및;
    제1 전압을 발생하는 전압발생회로를 포함하고,
    상기 2개의 정보축적노드의 각각은 상기 2개의 MOS트랜지스터의 각각의 게이트에 접속되고,
    상기 전압발생회로는 상기 제1 도전형의 도전층 또는 상기 적어도 2개의 MOS 트랜지스터의 소오스중의 하나에 전기적으로 접속되고,
    상기 제1 도전형의 도전층 또는 상기 적어도 2개의 MOS 트랜지스터의 소오스중의 다른 하나는 상기 전압발생회로와는 다른 제2 전압원에 전기적으로 접속되어 상기 제1 전압과는 다른 제2 전압을 공급하는 것을 특징으로 하는 스테이틱형 메모리셀.
  2. 제1항에 있어서,
    상기 전압발생회로는 상기 제1 도전형의 도전층에 전기적으로 접속되고,
    상기 적어도 2개의 MOS 트랜지스터의 소오스는 상기 제2 전압원예 전기적으로 접속되는 것을 특징으로 하는 스테이틱형 메모리셀.
  3. 제2항에 있어서,
    상기 제2 전압원은 부의 전원전압인 것을 특징으로 하는 스테이틱형 메모리셀.
  4. 제2항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제1 전압은 저전압측의 상기 제2 전압원의 전원전압보다 낮은 것을 특징으로 하는 스테이틱형 메모리셀.
  5. 제2항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제1 전압은 고전압측의 전원전압보다 높은 것을 특징으로 하는 스테이틱형 메모리셀.
  6. 제1항에 있어서,
    그 아래의 제1 도전형의 기판에서 상기 제1 도전형의 도전층을 분리하고, 제2 도전형의 MOS 트랜지스터에서 제1 도전형의 MOS 트랜지스터를 분리하기 위해 이산화 실리콘층이 마련되는 것을 특징으로 하는 스테이틱형 메모리셀.
  7. 제1항에 있어서,
    상기 제2 도전형의 고불순물농도층은 제1 도전형의 도전층의 하부와 상기 제1 도전형의 기판 사이에 마련되고, 전원전압에 접속되는 것을 특징으로 하는 스테이틱형 메모리셀.
  8. 제7항에 있어서,
    상기 고불순물농도층은 n도전형이고, 고전압측의 전원전압에 접속되는 것을 특징으로 하는 스테이틱형 메모리셀.
  9. 제7항에 있어서,
    상기 고불순물농도층은 p도전형이고, 저전압측의 전원전압에 접속되는 것을 특징으로 하는 스테이틱형 메모리셀.
  10. 제1항에 있어서,
    상기 전압발생회로는 상기 적어도 2개의 MOS 트랜지스터의 소오스에 전기적으로 접속되고,
    상기 제1 도전형의 도전층은 상기 제2 전압원에 전기적으로 접속되어 상기 제1 전압과는 다른 제2 전압을 공급하는 것을 특징으로 하는 스테이틱형 메모리셀.
  11. 특허청구의 범위 제10항에 기재된 여러개의 메모리셀과 주변회로를 포함하고,
    상기 주변회로는 구동회로를 구비하고, 상기 구동회로는 에미터 결합 논리회로인 것을 특징으로 하는 메모리장치.
  12. 제10항에 있어서,
    상기 제2 전압원은 전원전압인 것을 특징으로 하는 스테이틱형 메모리셀.
  13. 그들 사이에 용량을 갖는 2개의 정보축적노드 및 그의 드레인과 소오스가 제1 도전형의 도전층에 형성되어 있고 그의 게이트와 드레인이 서로 교차 접속되어 있으며 상기 제1 도전형과는 반대의 제2 도전형의 트랜지스터인 적어도 2개의 MOS 트랜지스터를 구비하고, 또한 상기 2개의 정보축적노드의 각각이 상기 2개의 MOS트랜지스터의 각각의 게이트에 접속되어 있는 메모리셀을 각각 포함하는 스테이틱 메모리에서 소프트에러를 감소시키는 방법으로서,
    상기 제1 도전형의 도전층에 제1 전압을 인가하는 스텝 및;
    상기 적어도 2개의 MOS 트랜지스터의 소오스에 상기 제1 전압과는 다른 제2 전압을 인가하는 스텝을 포함하고,
    상기 적어도 2개의 MOS 트랜지스터중의 하나의 트레인과 상기 제1 도전형의 도전층 사이에 형성된 기생 다이오드가 α선에 의해 발생된 잡음전류에 따른 정보축적노드내의 전압변동에 의해 온되지 않도록, 상기 제1 전압은 상기 제2 전압과는 다른 것을 특징으로 하는 소프트에러의 감소방법.
  14. 그들 사이에 용량을 갖는 2개의 정보축적노드 및 그의 드레인과 소오스가 제1 도전형의 도전층에 형성되어 있고 그의 게이트와 드레인이 서로 교차 접속되어 있으며 상기 제1 도전형과는 반대의 제2 도전형의 트랜지스터인 적어도 2개의 MOS 트랜지스터를 구비하고, 또한 상기 2개의 정보축적노드의 각각이 상기 2개의 MOS트랜지스터의 각각의 게이트에 접속되어 있는 메모리셀을 각각 포함하는 스테이틱 메모리내의 소프트에러를 감소시키는 방법으로서,
    상기 제1 도전형의 도전층에 제1 전압을 인가하는 스텝 및;
    상기 적어도 2개의 MOS 트랜지스터의 소오스에 제2 전압을 인가하는 스텝을 포함하고,
    상기 제1 도전형이 p형일 때, 상기 제2 전압은 상기 제1 전압보다 높고,
    상기 제1 도전형이 n형일 때, 상기 제2 전압은 상기 제1 전압보다 낮은 것을 특징으로 하는 소프트에러의 감소방법.
  15. 제14항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제1 전압은 저전압측의 상기 제2 전압보다 낮은 것을 특징으로 하는 소프트에러의 감소방법.
  16. 제14항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제1 전압은 고정압측의 전원전압보다 높은 것을 특징으로 하는 소프트에러의 감소방법.
  17. 제14항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전정은 n형이고,
    상기 제1 도전형의 도전층의 전압레벨Vbb는 다음식
    Vbb≤VL-(C3/C2)VS+VF
    를 만족시키도록 설정되고,
    여기에서, VL은 상기 메모리셀의 신호레벨의 저레벨, C2는 상기 메모리셀의 정보축적노드중의 하나와 접지 사이의 용량, C3은 상기 2개의 정보축적노드 사이의 결합용량, VS는 상기 메모리셀의 신호진폭, VF는 기생다이오드가 온했을 때의 전압을 나타내는 것을 특징으로 하는 소프트에러의 감소방법.
  18. 제14항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이고,
    상기 제1 도전형의 도전층의 전압레벨Vbb는 다음식
    Vbb≥VH+(C3/C2)VS-VF
    를 만족시키도록 설정되고,
    여기에서, VH는 상기 메모리셀의 신호레벨의 고레벨, C2는 상기 메모리셀의정보축적노드중의 하나와 접지 사이의 용량, C3은 상기 2개의 정보축적노드 사이의 결합용량, VS는 상기 메모리셀의 신호진폭, VF는 기생다이오드가 온했을 때의 전압을 나타내는 것을 특징으로 하는 소프트에러의 감소방법.
  19. 제14항에 있어서,
    상기 각각의 메모리셀의 제1 도전형의 도전층의 전압Vbb는 상기 스테이틱 메모리의 저전압측의 전원전압VEE보다 낮게 설정되는 것을 특징으로 하는 소프트에러의 감소방법.
  20. 제14항에 있어서,
    상기 각각의 메모리셀의 신호레벨의 저레벨VL은 상기 스테이틱 메모리장치의 저전압측의 전원전압VEE보다 높게 설정되는 것을 특정으로 하는 소프트에러의 감소방법.
  21. 제14항에 있어서,
    상기 각각의 메모리셀의 제1 도전형의 도전층의 전압Vbb는 상기 스테이틱 메모리의 고전압측의 전원전압보다 높게 설정되는 것을 특징으로 하는 소프트에러의 감소방법.
  22. 제14항에 있어서,
    상기 각각의 메모리셀의 신호레벨의 고레벨VH는 상기 스테이틱 메모리의 고전압측의 전원전압보다 낮게 설정되는 것을 특징으로 하는 소프트에러의 감소방법.
  23. 그들 사이의 용량을 갖는 2개의 정보축적노드;
    그의 드레인과 소오스가 제1 도전형의 도전층에 형성되어 있고, 그의 게이트와 드레인이 서로 교차접속되어 있으며, 상기 제1 도전형과는 반대인 제2 도전형의 트랜지스터인 적어도 2개의 MOS 트랜지스터 및;
    제1 전압을 발생하는 전압발생회로를 포함하고,
    상기 2개의 정보축적노드의 각각은 상기 2개의 MOS트렌지스터의 각각의 게이트에 접속되고,
    상기 전압발생회로는 상기 제1 도전형의 도전층 또는 적어도 2개의 MOS 트랜지스터의 소오스에 전기적으로 접속되고, 상기 제1도전형의 도전층 또는 상기 적어도 2개의 MOS 트랜지스터의 소오스의 다른 하나는 상기 전압발생회로와는 다른 제2 전압원에 전기적으로 접속되어 상기 제1 전압과는 다른 제2 전압을 공급하고,
    상기 제2 도전형의 MOS 트랜지스터의 하나의 드레인과 제1 도전형 도전층 사이에 형성된 기생다이오드가 α선에 의해 발생된 잡음전류에 따른 정보축적노드내의 전압변동에 의해 온으로 되지 않도록, 상기 도전층의 전압을 Vbb, 상기 드레인의전압을 Vd, 상기 다이오드의 온전압을 Vf, 잡음전류에 기인하는 전압변동을 △V로 하면, Vbb≤Vd-△V+Vf 또는 Vbb≥Vd+△V-Vf인 조건을 만족시키는 전압이 상기 도전층으로 공급되는 것을 특징으로 하는 스테이틱형 메모리셀.
  24. 제23항에 있어서,
    상기 전압발생회로는 제1 도전형의 도전층에 전기적으로 접속되고,
    상기 적어도 2개의 MOS 트랜지스터의 소오스는 상기 제2 전압원에 전기적으로 접속되는 것을 특징으로 하는 스테이틱형 메모리셀.
  25. 제24항에 있어서,
    상기 제2 전압원은 부의 전원전압인 것을 특징으로 하는 스테이틱형 메모리셀.
  26. 제24항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제1 전압은 저전압측의 상기 제2 전압원의 전원전압보다 낮은 것을 특징으로 하는 스테이틱형 메모리셀.
  27. 제24항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제1 전압은 고전압측의 전원전압보다 높은 것을 특징으로 하는 스테이틱형 메모리셀.
  28. 제23항에 있어서,
    상기 2개의 정보축적노드는 상기 2개의 정보축적노드 사이에 기생용량이 마련되도록 그들 사이에 용량으로서 마련되어 있는 것을 특징으로 하는 스테이틱형 메모리셀.
  29. 23항에 있어서,
    상기 제2 도전형의 고불순물농도층은 제1 도전형의 도전층의 하부와 상기 제1 도전형의 기판 사이에 마련되고, 전원전압에 접속되는 것을 특징으로 하는 스테이턱형 메모리셀.
KR1019940033682A 1993-12-13 1994-12-12 소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법 KR100349788B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 95121544 CN1131598A (zh) 1994-12-12 1995-12-12 等离子弧割炬

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-311545 1993-12-13
JP31154593A JP3285442B2 (ja) 1993-12-13 1993-12-13 メモリ装置

Publications (2)

Publication Number Publication Date
KR950020709A KR950020709A (ko) 1995-07-24
KR100349788B1 true KR100349788B1 (ko) 2003-01-29

Family

ID=18018529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033682A KR100349788B1 (ko) 1993-12-13 1994-12-12 소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법

Country Status (3)

Country Link
US (1) US5523966A (ko)
JP (1) JP3285442B2 (ko)
KR (1) KR100349788B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062265B1 (ko) 2007-11-26 2011-09-06 가부시키가이샤 리코 강압형 스위칭 레귤레이터

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3535615B2 (ja) 1995-07-18 2004-06-07 株式会社ルネサステクノロジ 半導体集積回路装置
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
JPH09270469A (ja) * 1996-03-29 1997-10-14 Sanyo Electric Co Ltd 半導体メモリ装置
US5706226A (en) * 1996-12-31 1998-01-06 Sgs-Thomson Microelectronics, Inc. Low voltage CMOS SRAM
JP3085455B2 (ja) * 1997-06-25 2000-09-11 日本電気株式会社 スタティックｒａｍ
JP3183245B2 (ja) * 1998-03-06 2001-07-09 日本電気株式会社 半導体記憶装置
JP3560480B2 (ja) 1998-10-05 2004-09-02 シャープ株式会社 スタティック・ランダム・アクセスメモリ
EP1203450A1 (en) * 1999-07-28 2002-05-08 Lockheed Martin Corporation Enhanced single event upset immune latch circuit
JP4357101B2 (ja) 2000-08-23 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
US6493254B1 (en) * 2001-06-28 2002-12-10 Intel Corporation Current leakage reduction for loaded bit-lines in on-chip memory structures
US9691072B2 (en) * 2001-09-17 2017-06-27 Genworth Holdings, Inc. Method and system for generating electronic forms for purchasing financial products
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
US7327169B2 (en) * 2002-09-25 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Clocked inverter, NAND, NOR and shift register
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
DE602005015965D1 (de) 2004-06-14 2009-09-24 Semiconductor Energy Lab Schieberegister und halbleiter-displayeinrichtung
US7199431B2 (en) * 2004-10-25 2007-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor devices with reduced impact from alien particles
US7688107B2 (en) * 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
US7092281B1 (en) * 2005-04-28 2006-08-15 International Business Machines Corporation Method and apparatus for reducing soft error rate in SRAM arrays using elevated SRAM voltage during periods of low activity
WO2007102188A1 (ja) * 2006-03-03 2007-09-13 Fujitsu Limited 半導体記憶装置
US9583178B2 (en) * 2012-08-03 2017-02-28 Qualcomm Incorporated SRAM read preferred bit cell with write assist circuit
CN105679758B (zh) * 2016-03-25 2017-12-29 南京微盟电子有限公司 一种具有防电流倒灌的p型金属氧化物半导体场效应管

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4130892A (en) * 1977-01-03 1978-12-19 Rockwell International Corporation Radiation hard memory cell and array thereof
JPS5953637B2 (ja) * 1978-09-20 1984-12-26 株式会社東芝 記憶回路
JPS60151897A (ja) * 1984-01-18 1985-08-09 Nec Corp 半導体記憶装置
US4805148A (en) * 1985-11-22 1989-02-14 Diehl Nagle Sherra E High impendance-coupled CMOS SRAM for improved single event immunity

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062265B1 (ko) 2007-11-26 2011-09-06 가부시키가이샤 리코 강압형 스위칭 레귤레이터

Also Published As

Publication number Publication date
JPH07161844A (ja) 1995-06-23
JP3285442B2 (ja) 2002-05-27
US5523966A (en) 1996-06-04
KR950020709A (ko) 1995-07-24

Similar Documents

Publication Publication Date Title
KR100349788B1 (ko) 소프트에러가감소된메모리셀및메모리장치와소프트에러의감소방법
US6363029B1 (en) Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
KR100298917B1 (ko) 고속스태틱램
KR950009815B1 (ko) 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
EP0024903B1 (en) A mis device including a substrate bias generating circuit
US4716313A (en) Pulse drive circuit
US20040252548A1 (en) Semiconductor memory device
JPH0143464B2 (ko)
US5200921A (en) Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
KR0153847B1 (ko) 반도체 기억장치
US6744680B2 (en) Semiconductor device realized by using partial SOI technology
US4446536A (en) Complementary metal oxide semiconductors address drive circuit
USRE35430E (en) Semiconductor memory device
US6100744A (en) Integrated circuit devices having improved internal voltage generators which reduce timing skew in buffer circuits therein
US5239503A (en) High voltage random-access memory cell incorporating level shifter
KR930005498B1 (ko) 반도체 집적 회로
US4775809A (en) Output buffer circuit avoiding electrostatic breakdown
JPH08306880A (ja) 半導体装置
JPH04352467A (ja) Ｍｏｓ型半導体集積回路装置
KR100223671B1 (ko) 다중 전원전압을 가지는 반도체 메모리 장치
US6028800A (en) Sense amplifier driver having variable power-supply voltage
JP3547906B2 (ja) 半導体集積回路装置
JPH023176A (ja) 半導体メモリ回路
JP3221143B2 (ja) 多値論理半導体装置
KR960008309B1 (ko) 트리플웰을 가지는 반도체 메모리 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19941212

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19991203

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19941212

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011027

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020530

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20020809

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20020809

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050801

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060725

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20070723

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20070723

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20090710