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KR100349519B1 - 분리된부동게이트를가지는반도체소자 - Google Patents

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KR100349519B1
KR100349519B1 KR1019980708016A KR19980708016A KR100349519B1 KR 100349519 B1 KR100349519 B1 KR 100349519B1 KR 1019980708016 A KR1019980708016 A KR 1019980708016A KR 19980708016 A KR19980708016 A KR 19980708016A KR 100349519 B1 KR100349519 B1 KR 100349519B1
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gate
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Abstract

본 발명은 분리된 부동 게이트를 가지는 반도체 소자에 관한 것이다. 반도체 소자 특히, EEPROM에서, 매립형 채널(14)로부터 기판(10)으로의 전자 사태 항복이 터널 유전체층(18)으로의 전이부에서 게이트 유전체층의 국부적으로 두꺼운 부분(절연 구조물(22))에 의해 방지된다. 이러한 수단에 의해 포텐셜 장벽이 형성되기 때문에, 게이트 유전체층과 터널 유전체층은 동일한 두께를 가진다. 이러한 셀에서 요구되는 공간도 감소된다.

Description

분리된 부동 게이트를 가지는 반도체 소자 {SEMICONDUCTOR COMPONENT WITH A SPLIT FLOATING GATE}
EEPROM(Electrically Erasable and Programmable Read-Only Memory) 셀은 그 중요성이 대두되고 있는 메모리형으로 구성된다. 예를 들면, 마이크로콘트롤러 환경 (삽입형 메모리)에 통합된 FLOTOX 셀형 (부동 게이트 터널 산화물)의 메모리 블록은 스마트 카드 응용물에 사용된다. 점점 더 작은 셀이 요구되고 있다. 제한 요인중 하나는 해당 전기 단자 영역 (매립형 채널)을 가진 터널 창의 수축성이다. 이러한 제한은 주로 소자의 특성에 의해 결정되고, 이는 이하의 설명과 본 출원과 동일한 출원인에 의해 동일자로 출원된 "터널 전류에 의해 제어되는 전자 사태 항복에 기초한 조절 가능한 전류 게인을 가지는 반도체 소자"에서 설명된 바와 같다.
도 1은 FLOTOX형의 EEPROM 셀을 개략적으로 도시한다. 두 개의 n-도핑 영역(2, 3)이 p-도핑 반도체 기판(1)내에 소스와 드레인으로서 위치한다. 부동 게이트(6)는 상기 소스와 드레인 사이에 위치하는 기판 표면상에 배치되고 게이트 유전체층(7)과 터널 유전체층(8)에 의해 기판으로부터 절연된다. 부동 게이트는 터널 유전체층(소위 터널 창)과 매립형 채널이라 불리는 n-도핑 영역(4)을 통해 드레인에 "접속"된다. 메모리 트랜지스터의 게이트 산화물 하부 영역, 소위 채널 영역(5)이 약하게 p-도핑 된다. 게이트 유전체층(7)이 채널 영역(5)뿐만 아니라 매립형 채널(4)의 에지 영역(4')을 덮는다. 단자(10)를 가지는 제어 게이트(9)가 부동 게이트(6) 상부에 배치된다. 이하의 전압은 대략 프로그래밍을 위한 설정값이다:
U제어 게이트= 0V
U드레인= +15V
U소스부동
이 경우, 전자는 부동 게이트로부터 산화물내의 포텐셜 장벽을 통해 산화물의 전도 밴드 내부에 전달되고 다음으로 기판 내부에 전달된다; 이러한 과정이 도 2의 밴드 도표에 도시된다. 이 과정에서, 이들은 기판내에 전자 홀 쌍을 형성하기에 충분한 에너지를 가진다. (홀은 원자가 밴드의 최상 에지부를 따라 상위 포텐셜로-다시 말해 도면의 위쪽 방향으로- 이동하는데 이는 홀을 위한 하위 포텐셜과 일치하기 때문이다.)
도 3은 U매립형 채널의 여러 값에 대한 에지 영역(4')의 큰 수평 크기를 가진 도 2의 도면 평면에 수직하는 계면을 따른(다시 말해 도 1의 축 III-III'를 따른) 포텐셜 형상을 도시한다. 매립형 채널(4)(n-도핑)과 기판(p-도핑) 사이의 pn 정션은 상기 전압에서 역-바이어스된다. 이는 큰 포텐셜 기울기를 가져온다. 터널-게이트 유전체층 전이부에서, 작은 포텐셜 장벽 Pb 또한 전도 밴드와 원자가 밴드 모두에 형성되는데, 이는 계면에서의 포텐셜이 우수한 유전체층의 두께에 의존하기 때문이다: 터널 산화물 영역내의 홀 포텐셜은 게이트 산화물 영역내에서보다 높다. p-타입 영역으로의 포텐셜 강하 Pa는 도핑 농도가 약해질 때 비로소 시작된다. 이러한 포텐셜 장벽의 준위는 항상 (홀을 위해) 매립형 채널 포텐셜보다 높고, 홀은 매립형 채널 영역(4)으로부터 벗어날 수 없다.
도 4에서: 게이트 유전체층(7) 하부의 에지 영역(4')의 수평 크기가 불충분하다면, 홀 포텐셜 강하 Pa는 좀 더 빨리 시작된다. 장벽 Pb는 하락 부분(falling branch)내에 위치하고 매립형 채널 준위 이하로 강하한다. 그러므로, 터널링하는 전자에 의해 형성된 홀은 터널 유전체층(8) 하부 영역으로부터 벗어나 채널 영역(5)을 향하여 홀 포텐셜 기울기를 통과할 수 있다. 이제 홀은 더 이상 매립형 채널 영역내에 갇혀 있지 않는다. 추가의 전자-홀 쌍이 충돌 이온화에 의해 이러한 과정에서 형성된다. 전하 증가가 발생하면, 매립형 채널(4)로부터 채널 영역(5) 다시 말해, 기판(1) 내부로 전류가 흐르게 되고, 이는 터널링 전류보다 수 배(104내지 106)의 크기를 갖는다. 프로그래밍 전압을 발생시키기 위한 전하 펌핑(pumping)은 이러한 전류를 전달할 수 없다. 셀은 필요한 수 밀리초 동안 프로그래밍될 수 없다. 전하 증가에 의해 발생된 기생 전류는 터널 산화물에 추가적으로 부하되고 따라서 사이클 안정성을 감소시킨다.
포텐셜 장벽의 준위는 프로그래밍 동작과 소자의 전기적 신뢰성에 매우 중요하다. 이는 이하에 의해 설정될 수 있다:
-에지 영역(4')의 수평 크기
-게이트 유전체층에 대한 터널 유전체층의 두께 비
-게이트 산화물-터널 산화물 에지부 주위의 수평 도핑 형상.
n-도핑 엘리먼트(주로 아인산)의 높은 수평 외부확산이 게이트 유전체층(7) 하부에 충분한 크기의 에지 영역(4')을 얻는데 필요하다. 이는 높은 주입량을 통해 얻을 수 있다. 메모리 트랜지스터의 채널 길이가 수평 확산의 결과로 너무 짧아지지 않도록 하기 위해 게이트 산화물-터널 산화물 에지부와 소스 영역 사이의 거리는 따라서 커야만 한다. 높은 매립형 채널 농도는 터널 산화물의 품질에 추가적으로 바람직하지 않은 영향을 미친다. 게다가, 에지 영역(4')의 충분한 크기는 매립형 채널(4)과 터널 창을 한정하는 두 개의 다른 마스크를 사용하여 일반적으로 보장된다; 그러므로 매립형 채널을 위한 주입 마스크는 터널 창을 위한 에칭 마스크보다 더 큰 개구부를 갖는다.
전자 사태 항복을 방지하기 위한 다른 방법은 터널 유전체층에 대한 게이트 유전체층의 큰 두께 비(≥4)이다. 만일 이러한 비가 감소된다면 소자의 수평 수축이 제한된다.
그러므로, 본 발명의 목적은 적은 공간을 필요로 하고 높은 전기 신뢰성을 가진 EEPROM을 제공하는 것이다. 이러한 목적은 청구항 1에 따른 특성을 가지는반도체 소자에 의해 구현된다. 변형물은 종속항에 따라 구현된다.
본 발명에 있어서, 전자 사태 항복을 방지하는 포텐셜 장벽 Pb는 터널 유전체층으로부터 게이트 유전체층으로의 전이부에서 게이트 유전체층의 층 두께를 국부적으로 증가시킴으로써 설정된다. 그러므로 터널 전극과 채널 게이트 전극은 적어도 터널 유전체층과 게이트 유전체층 각각에 대해 마주하는 그들의 표면에서 게이트 유전체층상에 배치된 절연 구조물에 의해 분리된다. 이러한 절연 구조물의 크기와 위치는 포텐셜 장벽을 결정한다. 절연 구조물은 매립형 채널의 에지 영역 상부에 배치될 수 있고, 이 경우 상기 에지 영역을 바람직하게 완전히 덮고 pn 정션까지 도달할 수 있다; 이는 또한 채널 영역의 일부의 상부를 연장하고 그러므로 pn 정션을 덮는다.
터널 전극과 채널 게이트 전극은 절연 웨브에 의해 점유되지 않은 영역 예를 들면, 터널 유전체층과 게이트 유전체층 각각에 대해 반향하는 그들의 표면에서 상호 접속될 수 있다. 이러한 접속부는 전극과 같은 두께를 가진다. 선택적으로, 절연 웨브는 두 개의 전극을 서로에 대해 완전히 분리시키고, 다음으로 두 개의 게이트의 외부 접속부가 바람직하게 제공된다.
포텐셜 장벽이 절연 구조물에 의해 얻어지기 때문에, 게이트 유전체층과 터널 유전체층의 층 두께가 자유로이 선택될 수 있고, 전자 사태 항복을 방지하는 것에 관해서는 제한적이지 않다. 두 개의 유전체층은 또한 동일한 두께를 가지고, 이에 의해 제조 방법을 간소화한다.
터널 게이트 전극과 채널 게이트 전극은 동일한 도전체층으로부터 형성될 수있고, 절연 구조물은 바람직하게는 미리 제조된다. 선택적으로, 이들은 연속적으로 제공된 층으로부터 제조될 수 있고, 다음으로 절연 웨브가 스페이서에 의해 형성될 수 있다.
본 발명은 이하의 도면을 참조로한 상세한 설명을 통해 쉽게 이해될 것이다.
본 발명은 제 1 전도형 제 1 도핑 영역과 제 2 도핑 영역을 포함하며, 이러한 영역은 제 2 전도형 반도체 기판상에 위치하고, 이러한 두 영역 사이의 반도체 기판내에 위치하는 채널 영역을 포함하는 반도체 소자 특히, EEPROM 메모리 셀에 관한 것이다.
도 1은 공지된 EEPROM 메모리 셀을 가지는 반도체 기판의 단면도를 도시한다.
도 2 내지 도 4는 미리 설정된 축을 따른 반도체 기판내에서의 포텐셜 형상을 도시한다.
도 5는 본 발명에 따른 메모리 셀을 가지는 반도체 기판의 단면도이다.
도 6은 본 발명의 추가의 실시예를 도시한다.
도 7은 제조 방법을 예시하기 위해 사용된 반도체 기판의 단면도를 도시한다.
도 5에서: 일반적으로 매립형 채널이라 불리는 제 1 n-도핑 영역(14)과 제 2 n-도핑 영역(12)이 p-도핑 실리콘 반도체 기판(11)내에 위치한다. 이러한 도핑 영역들 사이의 기판 영역은 채널 영역(15)이라 불린다. 게이트 산화물(17)은 채널 영역(15)의 표면을 덮고, 터널 산화물(18)은 매립형 채널(14)의 표면을 부분적으로 덮는다; 게이트 전극이 이러한 유전체층 상부에 부동 게이트로서 배치된다. 여기까지는 도 1의 메모리 셀과 동일하다.
본 발명에 따르면, 절연 구조물(22)이 터널 유전체층으로부터 게이트 유전체층으로의 전이부에 제공되며, 매립형 채널의 에지 영역(14') 상부에 배치되며, 게이트 유전체층의 국부적으로 두꺼운 부분을 구성하고, 그 결과 원하는 포텐셜 장벽이 얻어진다. 이는 게이트 전극을 터널 산화물(18) 상부의 터널 게이트 전극(19)과 게이트 산화물 상부의 채널 게이트 전극(20)으로 분리한다. 이러한 실시예에서, 터널 전극과 게이트 전극은 완전히 분리되지 않지만, 절연 웨브 상부에서 상호 접속된다. 터널 산화물과 게이트 산화물의 층 두께는 동일하고 이는 대략 8㎜이다.
나머지 구조물은 공지된 EEPROM 셀의 구조물과 일치한다: 단자(25)를 가진 제어 게이트(24)가 부동 게이트로부터 절연되는 방식으로 부동 게이트(19, 20) 상부에 배치되고, 게이트는 절연체층(23)으로 모든 면을 덮는다. 매립형 채널 영역(14)은 곧바로 또는 n-도핑 영역(드레인)(13)을 통해 접속될 수 있다.
이러한 배치는 예를 들면, FLOTOX와 플래시형의 EEPROM에서 사용될 수 있었다. 플래시 셀이 삭제될 때(U소스= +8V이고 U제어 게이트= -8V), 전자가 부동 게이트로부터 소스 영역 내부로 터널링한다. 절연 구조물이 없다면, 포텐셜 장벽(또는 터널 산화물과 게이트 산화물의 여러 두께로 주어진 충분하지 않은 포텐셜 장벽의 위험성)도 없다. 각각의 삭제 동작 동안, 전하 증가가 시작되고, 핫(hot) 전하 캐리어가 발생된다. 결과적으로, 얇은 터널 산화물 (또는 게이트 산화물)은 응력을 받고 기록-삭제 사이클의 수가 현저하게 감소된다.
FLOTOX 셀의 경우에, 터널 유전체층으로부터 게이트 유전체층으로의 전이부 대신에 단락-회로 전극으로 절연하는 것이 가능하다. 도입부에서 설명된 바와 같이, 제 1 도핑 영역(매립형 채널)의 외부확산은 이러한 수단에 의해 현저하게 감소될 수 있고, 이에 의해 더 작은 셀이 구현될 수 있도록 한다.
도 6은 추가의 실시예로서 절연 구조물(22)이 부동 게이트를 터널 게이트(19)와 채널 게이트(20)로 완전하게 분리하는 메모리 셀을 도시한다. 두 개의 게이트는 추가의 도전체 트랙에 의해 도전 방식으로 외부에서 상호 접속될 수 있다. 터널 산화물(18)은 예를 들면, 게이트 산화물(17) 두께의 대략 1/2이다. 참조 부호는 도 5에서 선택된 것과 같다.
도 7은 도 6에 도시된 플래시 셀 또는 FLOTOX 셀의 부동 게이트를 제조하기 위한 간략한 방법을 도시한다.
게이트 산화물(17)이 공지된 방법을 사용하여 실리콘 기판(11)상에 제조된다; 예를 들면, 폴리실리콘층인 제 1 도전체층(30)이 상기 게이트 산화물에 제공된다. 폴리실리콘층은 채널 게이트 전극(20)과 일치하는 구조를 갖고, 절연 웨브(22)인 절연 스페이서가 통상적인 방법을 사용하여 제조된다. 다음으로 매립형 채널(14)이 포토마스크를 사용하여 주입된다. 만일 적합하다면, 게이트 산화물이 제거되고-이를 위해 매립형 채널 주입을 위한 것과 같은 포토마스크가 사용될 수 있다- 터널 산화물(18)이 제공된다; 다음으로 제 2 도전체층(31)(바람직하게는, 폴리실리콘)이 증착된다. 이러한 층은 부동 게이트(19, 20)와 일치하는 구조를 갖는다. 추가의 제조 단계(주입, 게이트 절연 등)가 공지된 방식으로 수행될 수 있다. 이러한 방법으로 제조된 부동 게이트는 제 2 도전체층(31)으로 구성된 터널 게이트 전극(19) 및 두 개의 도전체층(30, 31)으로 구성된 채널 게이트 전극(20)으로 구성된다.
유사한 방법으로, 이러한 방법은 채널 게이트 전극(20)이 제 2 도전체층(31)으로 구성되고 터널 전극(19)이 두 개의 도전체층(30, 31)으로 구성되는 배치를 제조하는데 사용될 수 있다.

Claims (7)

  1. -제 2 도전형 반도체 기판내에 배치되는, 제 1 도전형 제 1 도핑 영역(매립형 채널)(14) 및 제 2 도핑 영역(12);
    -상기 제 1 및 제 2 도핑 영역(12, 14) 사이의 상기 반도체 기판내에 위치하는 채널 영역(15);
    -상기 제 1 도핑 영역(14)의 표면을 부분적으로 덮는 터널 유전체층(18);
    -상기 채널 영역(15)의 표면과 상기 제 1 도핑 영역(14)의 에지 영역(14')을 덮는 게이트 유전체층(17);
    -상기 터널 유전체층(18)상에 위치하는 터널 게이트 전극(19); 및
    -상기 게이트 유전체층(17)상에 위치하는 채널 게이트 전극(20)을 포함하며, 상기 터널 게이트 전극(19)과 상기 채널 게이트 전극(20)은 적어도 상기 터널 유전체층(18)과 상기 게이트 유전체층(17) 각각에 대해 마주하는 그들의 표면에서 절연 구조물(22)에 의해 분리되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 절연 구조물(22)은 상기 터널 게이트 전극(19)과 상기 채널 게이트 전극(20)을 완전하게 상호 분리시키는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 터널 게이트 전극(19)과 상기 채널 게이트 전극(20)은 상기 터널 유전체층과 상기 게이트 유전체층 각각에 대해 반향하는 그들의 표면에서 도전적으로 상호 접속되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 터널 유전체층(18)과 상기 게이트 유전체층(17)은 동일한 두께를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 채널 게이트 전극(20)은 제 1 도전체층(30)과 제 2 도전체층(31)으로 구성되고, 상기 터널 게이트 전극(19)은 제 2 도전체층(31)으로 구성되며, 상기 절연 구조물(22)은 스페이서로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 터널 게이트 전극(19)은 제 1 도전체층(30)과 제 2 도전체층(31)으로 구성되고, 상기 채널 게이트 전극(20)은 제 2 도전체층(31)으로 구성되며, 상기 절연 구조물(22)은 스페이서로 구성되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 절연 구조물은 상기 제 1 도핑 영역의 상기 에지 영역(14')을 덮는 것을 특징으로 하는 반도체 소자.
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