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KR100335264B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 본 발명은 트렌치 구조의 소자분리막 제조방법에 있어서, 질화막패턴과 패드산화막패턴의 측벽에 스페이서를 형성하고, 상기 전 구조를 플라즈마로 처리하고, 상기 스패이서의 기울기와 완만한 형상을 이용하여 반도체기판에 트렌치를 형성하므로써, 상기 구조의 전 표면에 오존-TEOS막을 매립할 때, 공극의 생성을 방지한다.

Description

반도체소자의 소자분리막 제조 방법
본 발명은 반도체소자의 소자분리막 제조 방법에 관한 것으로 특히, 트렌치 구조의 소자분리막 제조방법에 있어서, 질화막패턴과 패드산화막패턴의 측벽에 스페이서를 형성하고, 상기 전 구조를 플라즈마로 처리하고, 상기 스페이서의 기울기와 완만한 형상을 이용하여 반도체기판에 트렌치를 형성하므로써, 상기 구조의 전표면에 오존-TEOS(OZONE -Tetra Ethyl Ortho Silicate) 산화막을 매립할 때, 공극(void)의 생성을 방지하여 소자의 신뢰성을 향상할 수 있는 반도체소자의 소자분리막 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작을 서로 방해하지 않도록 활성영역들을 분리하는 소자분리영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리영역의 제조방법으로는 질화막패턴을 마스크로하여 실리콘 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon) 방법이나, 반도체기판에 트렌치를 형성하고 이를 절연물질로 메우는 트렌치(trench)분리등의 방법이 사용되고 있다.
제 1A 도 내지 제 ID 도는 종래의 실시예에 따른 반도체소자의 소자분리막 제조 공정도이다.
제 1A 도를 참조하면, 반도체기판(1)의 상부에 패드산화막(2)과 제1 질화막(3)을 차례로 형성한다.
상기 반도체기판(T)에서 소자분리영역으로 예정되어 있는 부분상의 질화막(3)과 패드산화막(2)을 반도체기판(1)이 노출될 때까지 차례로 식각하여 제1 질화막(3)패턴과 패드산화막(2)패턴을 형성한다.
그 후, 상기 노출되어 있는 반도체기판(1)의 예정된 두께를 플라즈마 건식식각방법으로 제거하여 트렌치(5)를 형성한다.
제 1B 도를 참조하면, 상기 트렌치(5)의 전 표면에 패드산화막(2)과 같은 두께의 열산화막(7)을 형성한다.
상기 열산화막(7)은 상기 트렌치(4) 형성시 상기 반도체기판(1)의 손상된 부분을 회복하는 역할을 한다.
그 다음, 상기 전 구조를 플라즈마로 전처리하여 상기 전 구조의 표면에 손상을 가하므로써, 예정된 오존-TEOS막(8)의 증착을 용이하게 한다.
제 1C 도를 참조하면, 상기 구조의 전 표면에 상기 트렌치(5)를 완전히 메우는 정도 이상의 두께로 절연재질, 예를들어 TEOS막(8)을 PE - CVD( Plasma Enhanced Chemical Vapor Deposition ) 공정으로 증착한다.,
이때, 열산화막(7)과, 제1 질화막(3) 부위에서의 증착속도의 차이에 의하여 모서리 부위에 공극(voide, 7)이 형성된다.
제 1D 도를 참조하면, 플라즈마를 이용한 건식식각으로 상기 TEOS막(8)을 식각한다.
그 다음, 상기 제1 질화막(1)패턴과, 패드산화막(2)패턴을 제거하고, 상기 TEOS막(8)을 반도체기판(1)이 노출될 때까지 식각한다.
그러나, 상기와 같은 종래의 소자분리막 제조 방법은 연속되는 질화막과 산화막 제거공정에 의하여 최종적으로 제 ID 도에 도시된 바와 같이 상기 TEOS막(8)의 가장자리가 활성영역보다 아래로 함몰되어 형성되므로 소자의 신뢰성을 해치는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 트렌치 구조의 소자분리막 제조방법에 있어서, 질화막패턴과 패드산화막패턴의 측벽에 스페이서를 형성하고, 상기 전 구조를 플라즈마로 처리하고, 상기 스페이서의 기울기와 완만한 형상을 이용하여 반도체 기판에 트렌치를 형성하므로써, 상기 구조의 전 표면에 오존-TEOS(OZONE - Tetra Ethyl Ortho Silicate) 산화막을 매립할 때, 공극(void)의 생성을 방지할 수 있는 반도체소자의 소자분리막 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체소자의 소자분리막 제조 방법은 반도체기판의 상부에 패드산화막과, 제1 질화막을 형성하는 단계다.
상기 반도체기판에서 소자분리영벽을 노출하는 제1 질화막패턴과, 패드산화막패턴을 형성하는 단계와,
상기 구조의 전 표면에 제2 질화막을 형성하는 단계와,
상기 제1 질화막패턴과 패드산화막패턴의 측벽에 제2 질화막스페이서를 형성하는 단계와,
노출되어 있는 반도체기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치가 형성된 부위의 반도체기판을 열산화하여 열산화막을 형성하는 단계와,
상기 전체 구조를 플라즈마로 처리하여 전체구조의 표면에 손상을 가하는 단계와
상기 구조의 전 표면에 오존-TEOS막을 증착하는 단계와,
상기 TEOS막, 제1 질화막패턴과, 제2 질화막스페이서 및 패드산화막을 식각하되, 반도체기판이 노출될 때까지 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제 2A 도 내지 제 2G 도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도이다.
제 2A 도를 참조하면, 반도체기판(1)의 상부를 열산화하여 100 내지 300Å 두께의 패드산화막(2)을 형성하고, 상기 패드산화막(2)의 상부에 1000 ∼ 5000Å 두께의 제1 질화막(3)을 형성한다.
제 2B 도를 참조하면, 상기 반도체기판(1)에서 소자분리영역으로 예정되어 있는 부분상의 제1 질화막(3)과 패드산화막(2)을 반도체기판(1)이 노출될 때까지 차례로 식각하여 제1 질화막(3)패턴과 패드산화막(2)패턴을 형성한다.
제 2C 도를 참조하면, 상기 구조의 전 표면에 30 내지 300Å 두께의 제2 질화막(4)을 형성한다.
그 다음, 상기 제1 질화막(3)을 전면식각하여 상기 제1 질화막(3)패턴과 패드산화막(2)패턴의 측벽에 제2 질화막(4)스페이서를 형성한다.
이때, 상기 제2 질화막(4)스페이서 대신에 산화막으로 스페이서를 형성할 수도 있다.
그 다음, 상기 노출되어 있는 반도체기판(1)의 1000 내지 4000Å 깊이를 플라즈마 건식식각하여 트렌치(5)를 형성한다.
이때, 상기 트렌치(5)는 상기 제2 질화막스페이서에 의하여 기울어진 측벽으로 형성된다.
제 2C도를 참고하면, 상기 트렌치(5)가 형성된 부위의 반도체기판(1)을 열산화하여 50 내지 300Å 두께의 열산화막(7)을 형성한다.
상기 열산화막(7)은 상기 트렌치(5) 형성시 반도체기판(1)의 손상된 부분을 복구시키는 역할을 한다.
그 다음, 상기 전 구조를 1 내지 4 Torr의 양력과, 300 내지 450℃ 온도에서 질소와 암모니아 분위기에서 플라즈마로 처리한다.
이때, 플라즈마로 전체구조를 처리하는 공정은 0.1 내지 0.5 KW의 고주파 전력 0.4 내지 0.8 KW의 저주파 전력에서, 질소의 유량은 3 내지 8 slm으로 하고, 암모니아의 유량은 2 내지 6 slm의 유량으로 하여 10 내지 30초간 진행한다.
제 2D 도를 참조하면, 상기 구조의 전 표면에 상기 트렌치(5)를 완전히 매우는 정도 이상의 두께로 절연재질, 예를들어 오존-TEOS막(8)을 증착한다.
이때, 상기 오존-TEOS막(8)은 상기 제1 질화막(3)패턴 상부 표면으로 부터 4000 내지 9000Å 두께로 형성한다.
이때, 기울어진 형태의 스페이서와 완만한 형태의 모서리에 의하여 공극이 생성되지 않는다. 또한. 트렌치 측벽이 기울여져 있으므로 오존-TEOS막(8)의 매립이 용이하다.
상기 제 2C 도에서 플라즈마로 상기 구조의 전 표면에 손상을 가하므로써, 오존-TEOS막(8)의 증착이 용이하다.
참고로, 상기 오존-TEOS막(8), 제1 질화막(3)패턴과, 제2 질화막(4)스페이서 및 패드산화막(2)을 반도체기판(1)이 노출될 때까지 식각하며 소자분리막 제조 공정을 완료한다.
참고로, 상기 제2 질화막(4)스페이서 대신에 산화막스페이서를 형성할 경우, 산화막이 질화막과 증착특성이 다르긴 하지만 스페이서(4)와 반도체기판(1) 계면의 응력을 완화시키는 효과가 있다.
상술한 본 발명의 반도체소자의 소자분리막 제조방법은 트렌치 구조의 소자분리막 제조방법에 있어서, 질화막패턴과 패드산화막패턴의 측벽에 스페이서를 형성하고, 상기 전 구조를 플라즈마로 처리하고, 상기 스페이서의 기울기와 완만한 형상을 이용하여 반도체기판에 트렌치를 형성하므로써, 상기 구조의 전 표면에 오존-TEOS막을 매립할 때, 공극의 생성을 방지할 수 있는 반도체소자의 소자분리막 제조방법을 제공함에 그 목적이 있다.
제1A도 내지 제1D도는 종래의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
제2A도 내지 제2G도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 제1 질화막 4 : 제2 질화막
5 : 트렌치 7 : 열산화막
6 : 공극 8 : 오존-TEOS막

Claims (9)

  1. 반도체기판의 상부에 패드산화막과, 제1 질화막을 형성하는 단계와,
    상기 반도체기판에서 소자분리영역을 노출하는 제1 질화막패턴과, 패드산화막패턴을 형성하는 단계와,
    상기 구조의 전 표면에 제2 질화막을 형성하는 단계와,
    상기 제1 질화막패턴과 패드산화막패턴의 측벽에 제2 질화막스페이서를 형성하는 단계와,
    노출되어 있는 반도체기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 형성된 부위의 반도체기판을 열산화하여 열산화막을 형성하는 단계와,
    상기 전체 구조를 플라즈마로 처리하여 전체구조의 표면에 손상을 가하는 단계와,
    상기 구조의 전 표면에 오존-TEOS막을 증착하는 단계와,
    상기 TEOS막, 제1 질화막패턴과, 제2 질화막스페이서 및 패드산화막을 식각하되, 반도체기판이 노출될 때까지 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 100 내지 300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 질화막은 1000 - 5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 질화막은 30 내지 300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 질화막으로 스페이서를 형성하는 대신에 산화막으로 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성할 때, 반도체기판을 1000 내지 4000Å 깊이로 플라즈마 건식식각하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법
  7. 제 1 항에 있어서,
    상기 열산화막은 50 내지 300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  8. 제 1 항에 있어서,
    상기 전체 구조를 플라즈마로 처리할 때, 1 내지 4 Torr의 압력과, 300 내지 450℃ 온도와, 3 내지 5 slm의 질소와, 2 내지 6 slm의 암모니아 분위기와. 0.1 내지 0.5 KW의 고주파 전력, 0.4내지 0.8 KW의 저주파 전력에서 10 내지 30초간 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법
  9. 제 1 항에 있어서,
    상기 오존-TEOS은 상기 제1 질화막패턴 상부 표면으로 부터 4000 내지 9000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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