KR100333128B1

KR100333128B1 - Electrostatic Protection Devices of Semiconductor Devices

Info

Publication number: KR100333128B1
Application number: KR1019980035026A
Authority: KR
Inventors: 우탁균; 정혁제
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2002-08-28
Anticipated expiration: 2018-08-27
Also published as: KR20000015245A

Abstract

본 발명은 반도체소자의 정전기 보호소자에 관한 것으로서, ESD 보호소자중 필드 바이폴라 트랜지스터의 드레인을 다수개로 나누어 형성하고, 상기 드레인의 사면에 소오스들을 배치하여 정전기 방전시의 방전 통로가 증가되어 ESD 필드 바이폴라 트랜지스터의 면적을 감소시킬 수 있어 소자의 고집적화를 유리하게한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection device of a semiconductor device, wherein a plurality of drains of field bipolar transistors among ESD protection devices are formed, and sources are disposed on four sides of the drain to increase discharge paths during electrostatic discharge, thereby increasing ESD field bipolars. The area of the transistor can be reduced, which favors high integration of the device.

Description

Static electricity protection device of semiconductor device

본 발명은 반도체소자의 정전기 보호소자에 관한 것으로서, 특히 입력패드 보호 트랜지스터(input pad protection transistor)로 사용되는 필드 트랜지스터의 정전기 방전(electrostatic discharge; 이하 ESD라 칭함) 시 트랜지스터의 전류 통로를 증가시켜 과전류-과전압에 의한 소자의 불량 발생을 보호하여 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 정전기 보호소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection device of a semiconductor device, and more particularly, to increase the current path of a transistor during electrostatic discharge (hereinafter, referred to as ESD) of a field transistor used as an input pad protection transistor, thereby overcurrent. The present invention relates to an electrostatic protection device of a semiconductor device which can improve the reliability of device operation by protecting the occurrence of device failure due to overvoltage.

일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩별로 절단되어 패키징된 후, 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 장비나 인체에 의해 발생되는 ESD가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.In general, semiconductor devices are used after being cut and packaged by chips after a plurality of them are manufactured together in a wafer state. When the ESD generated by a device or a human body is applied during manufacturing or transportation in a wafer state or a package state, an instantaneous voltage is 4000V. The above high voltage is applied to destroy the device.

반도체소자가 고집적화 되어 갈수록 상기와 같은 ESD에 대한 소자의 파괴를 방지하기 위한 대항방법이 설계 상으로 많은 제약을 받게된다.As semiconductor devices become more integrated, countermeasures for preventing the destruction of the device against ESD are subject to many restrictions in design.

종래 ESD 보호 소자는 통상적으로 입력패드(IP)와 내부회로(IC)의 사이에서 ESD 재핑시 대부분의 전류를 소모하는 필드 트랜지스터(Tf)와, 내부회로의 게이트산화막을 보호하기 위한 게이트-그라운드 NMOS 트랜지스터(Tn)와, 상기 NMOS 트랜지스터(Tn)로의 과도한 전류 유입을 방지하는 저항(R)을 구비하는 회로 구성을 가진다.Conventional ESD protection devices typically include field transistors (Tf), which consume most of the current during ESD zapping between input pads (IP) and internal circuits (IC), and gate-ground NMOS to protect gate oxides of internal circuits. And a transistor (Tn) and a resistor (R) for preventing excessive current flow into the NMOS transistor (Tn).

상기 ESD 보호용 필드 트랜지스터(T1)는 도 1 및 도 2에 도시되어있는 바와 같이, 직사각 형상의 P웰(12)을 구비하는 반도체기판(10)상에 필드산화막(14)이 형성되어있고, 상기 P웰(12)의 중심 부분에는 세로 방향으로 연장된 직사각 형상의 드레인(16)과, 상기 드레인(16) 양측에 직사각 형상으로 형성되어있는 소오스(18)가 n⁺확산영역으로 형성되어있으며, 상기 소오스(16)와 드레인(18)은 각각 입력핀 및 Vss와 연결되어있다.As shown in FIGS. 1 and 2, the ESD protection field transistor T1 has a field oxide layer 14 formed on a semiconductor substrate 10 having a rectangular P well 12. In the central portion of the P well 12, a rectangular drain 16 extending in the longitudinal direction and a source 18 formed in a rectangular shape on both sides of the drain 16 are formed as n ⁺ diffusion regions, The source 16 and drain 18 are connected to an input pin and Vss, respectively.

상기의 ESD 보호소자는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 부분이 주로 손상되는데, 이는 드레인 부분이 입력핀과 직접 연결되어있기 때문이다.In the ESD protection device, the protection device itself is destroyed when ESD is applied. Among them, the drain portion of the field transistor is mainly damaged because the drain portion is directly connected to the input pin.

상기 ESD 소자의 동작은 필드 트랜지스터의 바이폴라 동작으로 설명할 수 있다.The operation of the ESD device may be described as bipolar operation of the field transistor.

먼저, 입력패드에 고전압이 인가되면, 저항과 연결되어있는 게이트 그라운드 트랜지스터의 드레인에서 아발란체 항복이 시작된다. 이는 상기 필드 트랜지스터가 일반적으로 급격하게 각지는 부분이 없이 레이아웃이 설계되어 접합 파괴 전압이 높게 설계되어있기 때문이다. 상기의 접합파괴 후에 전류가 필드 트랜지스터의 접합으로 어느 정도 흐르면 저항에서 전압 차가 생기게 되고, 접합 파괴 전압과 저항에서의 전압 차를 합한 전압이 필드 트랜지스터의 접합 파괴 전압과 비슷해지면 전류가 필드 트랜지스터의 접합으로 흐르게되고, 접합 파괴에 의해 웰로 들어온 전류는 그라운드로 빠지게되는데, 웰에 들어온 전류가 커지면 웰의 자체 저항이 크기 때문에 웰 저항에 의한 전압 차로 인하여 필드 트랜지스터 주위의 웰 전압이 상승한다. 여기서 상기 필드 트랜지스터의 소오스가 바이폴라 트랜지스터의 에미터가 되고, 웰이 베이스, 드레인이 콜랙터가 되어 바이폴라 동작을 시작한다. 이는 바이폴라 트랜지스터의 베이스 전압이 상승하여 에미터-베이스 접합이 순방향이 되기 때문이다.First, when a high voltage is applied to the input pad, avalanche breakdown starts at the drain of the gate ground transistor connected to the resistor. This is because the field transistors are generally designed without any sharp angles and have high junction breakdown voltages. When the current flows to the junction of the field transistor to some extent after the junction breakdown, a voltage difference occurs in the resistance, and when the sum of the junction breakdown voltage and the voltage difference in the resistance becomes similar to the junction breakdown voltage of the field transistor, the current becomes the junction of the field transistor. Current flows into the well due to the junction breakdown, and the current goes into the well, and as the current enters the well, the well voltage of the well increases around the field transistor due to the voltage difference due to the well resistance. Here, the source of the field transistor becomes the emitter of the bipolar transistor, the well becomes the base and the drain becomes the collector to start the bipolar operation. This is because the base voltage of the bipolar transistor rises and the emitter-base junction is forward.

따라서 상기 필드 트랜지스터의 접합 파괴전압이 높을 경우 바이폴라 트랜지스터의 동작이 늦어지고, 접합에서의 과도한 열발생에 의하여 접합 손상 및 콘택 스파이킹등의 현상이 발생하게되고, 이러한 전류 구동 능력을 증가시키기 위하여소자가 차지하는 면적을 증가시켜에 하므로 소자의 고집적화를 방해하는 문제점이 있다.Therefore, when the junction breakdown voltage of the field transistor is high, the operation of the bipolar transistor is delayed, and phenomenon such as junction damage and contact spiking occurs due to excessive heat generation at the junction. Increasing the area occupied causes problems to hinder high integration of the device.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 ESD 보호를 위한 필드 트랜지스터의 소오스/드레인을 하나의 영역이 아닌 다수개로 분할하여 드레인에서 소오스로의 전류 경로를 증가시켜 작은 면적에 ESD용 필드 바이폴라 트랜지스터를 형성하여 소자의 고집적화에 유리한 반도체소자의 정전기 보호소자를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to divide a source / drain of a field transistor for ESD protection into a plurality of blocks instead of a single area to increase a current path from a drain to a source, thereby reducing a small area. The present invention provides an ESD protection device for a semiconductor device, which is advantageous for high integration of devices by forming an ESD field bipolar transistor.

도 1은 종래 기술에 따른 정전기 보호소자의 필드 바이폴라 트랜지스터의 레이아웃도.1 is a layout diagram of a field bipolar transistor of the electrostatic protection device according to the prior art.

도 2는 도 1의 선 A-A에 따른 단면도.2 is a cross-sectional view taken along the line A-A of FIG.

도 3은 본 발명에 따른 정전기 보호소자의 필드 트랜지스터의 레이아웃도.3 is a layout diagram of a field transistor of the electrostatic protection device according to the present invention;

도 4는 도 3의 선 B-B에 따른 단면도.4 is a cross-sectional view taken along the line B-B of FIG. 3.

◈ 도면의 주요부분에 대한 부호의 설명.◈ Explanation of symbols for the main parts of the drawings.

10 : 반도체기판 12 : P웰10: semiconductor substrate 12: P well

14 : 필드 산화막 16 : 드레인14: field oxide film 16: drain

18 : 소오스 20 : N웰18: source 20: N well

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 정전기 보호소자의 특징은,Features of the electrostatic protection device of a semiconductor device according to the present invention for achieving the above object,

정전기 보호소자의 필드 바이폴라 트랜지스터의 드레인이 다수개로 분할 형성되어있고, 상기 드레인의 사면에 소오스가 형성되어있는 것을 특징으로함에 있다.The drain of the field bipolar transistor of the electrostatic protection element is divided into a plurality, and a source is formed on the slope of the drain.

이하, 본 발명에 따른 반도체소자의 정전기 보호소자에 관하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, an electrostatic protection device of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3 및 도 4는 본 발명에 따른 반도체소자의 ESD 보호소자중 필드 트랜지스터 부분을 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.3 and 4 are diagrams for explaining the field transistor portion of the ESD protection device of the semiconductor device according to the present invention, will be described in relation to each other.

먼저, 본 발명에서는 ESD 보호소자의 필드 트랜지스터(Tf)의 드레인을 분할하여 형성하고, 상기 드레인의 사면에 소오스가 위치하도록하여 정전기 방전시의전류 통로를 증가시킨 것이다.First, in the present invention, the drain of the field transistor Tf of the ESD protection element is formed by dividing, so that the source is located on the slope of the drain, thereby increasing the current path during electrostatic discharge.

즉, P웰(12)이 형성되어있는 반도체기판(10)상의 일정부분에 필드산화막(14)을 형성하며, 상기 필드산화막(14)에 의해 정의되는 필드 바이폴라 트랜지스터의 소오스 및 드레인영역은 드레인(16)은 다수개, 예를들어 여기서는 세부분으로 분할하고, 상기 드레인(16)의 사면 반도체기판(10)에는 소오스(18)를 형성하여, 상기 드레인(16)에 인가된 정전기가 사면의 소오스(18)로 방전되도록하였다. 여기서 상기 드레인(16)과 소오스(18)간의 좌우측 및 상하간의 거리는 서로 동일하게 할 수 있으며, 각각 1.0∼5㎛ 정도 되도록하고, 상기 P웰(12)을 감싸는 N웰(20)의 외부로도 상기 N⁺로된 활서영역이 돌출되게 형성할 수도 있으며, 상기 상기 드레인(16)과 소오스(18) 중 어느하나 또는 전부상에 버퍼층으로서 다결정실리콘층이나 실리사이드막을 형성하여 ESD 능력을 향상시킬 수 있다.That is, the field oxide film 14 is formed on a portion of the semiconductor substrate 10 on which the P well 12 is formed, and the source and drain regions of the field bipolar transistor defined by the field oxide film 14 are drain ( The number 16 is divided into a plurality of parts, for example, in detail, and a source 18 is formed on the sloped semiconductor substrate 10 of the drain 16 so that the static electricity applied to the drain 16 is sloped. Allow to discharge at 18. In this case, the distance between the left and right sides and the top and bottom of the drain 16 and the source 18 may be equal to each other, and may be about 1.0 to 5 μm, respectively, and outside the N well 20 surrounding the P well 12. The active region of N ⁺ may be formed to protrude, and a polysilicon layer or a silicide layer may be formed as a buffer layer on any or all of the drain 16 and the source 18 to improve ESD capability. .

따라서 종래의 하나의 드레인과 그 양측에 형성되 소오스로 구성되는 ESD용 바이폴라 트랜지스터에 비하여 정전기 방전시의 전류 통로가 증가된다.Therefore, the current path during the electrostatic discharge is increased as compared with the conventional bipolar transistor for ESD, which is composed of one drain and a source formed on both sides thereof.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 정전기 보호소자는 필드 바이폴라 트랜지스터의 드레인을 다수개로 나누어 형성하고, 상기 드레인의 사면에 소오스들을 배치하여 정전기 방전시의 방전 통로가 증가되어 ESD 필드 바이폴라 트랜지스터의 면적을 감소시킬 수 있어 소자의 고집적화를 유리하게하는 이점이 있다.As described above, the electrostatic protection device of the semiconductor device according to the present invention is formed by dividing the drain of the field bipolar transistor into a plurality, and disposing the source on the slope of the drain to increase the discharge path during the electrostatic discharge ESD field bipolar transistor It is possible to reduce the area of, which has the advantage of facilitating high integration of the device.

Claims

In the electrostatic protection device of a semiconductor device having a field bipolar transistor,

And a drain of the field bipolar transistor is divided into a plurality of sources, and a source is divided into three or four surfaces of the drain.

The method of claim 1,

And the distance between the left and right sides and the top and bottom of the drain and the source is set to 1.0 to 5 탆, respectively.