KR100331556B1

KR100331556B1 - 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법

Info

Publication number: KR100331556B1
Application number: KR1019990042880A
Authority: KR
Inventors: 박문한
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-10-05
Filing date: 1999-10-05
Publication date: 2002-04-06
Anticipated expiration: 2019-10-05
Also published as: JP2001118944A; KR20010036044A

Abstract

자기 정렬된 트랜치 소자분리막이 적용된 플레시 메모리 및 그 제조방법에 관해 개시한다. 본 발명에서는 플레시 메모리에서 고집적화를 달성하고, 플로팅 게이트와 컨트롤 게이트로 사용되는 폴리실리콘 사이에 구성된 인터폴리 절연막의 커플링 비를 높이기 위해, 플로팅 게이트용 제2 폴리실리콘막을 마스크를 이용한 식각으로 형성하지 않고, 하부에 제1 폴리실리콘막을 증착하여 이를 선택적으로 성장시켜 제2 폴리실리콘막을 형성한다. 따라서 플로팅 게이트에서 인터폴리 절연막이 형성되는 면적을 최대한 확보하고, 플로팅게이트 간의 간격을 0.1㎛까지 줄이면서 제조공정을 단순화할 수 있다.

Description

자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법{Flash memory using a self-aligned trench ＆ fabricating method the same}

본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 자기 정렬된 트랜치를 갖는 플래시 메모리 및 그 제조방법에 관한 것이다.

플래시 메모리는 EEPROM(Electrically Erasable Programmable Read Only Memory)에서 선택 트랜지스터를 제거하여 집적도를 높인 메모리 소자이다. 따라서, 플래시 메모리는 선택 트랜지스터가 없기 때문에 지우기 동작시에 여러개의 메모리 셀을 블록(block) 혹은 섹터(sector) 단위로 한꺼번에 지우는 특성을 갖게 된다. 현재로서는 불휘발성 메모리 가운데 사용이 비교적 편리하고, 집적도를 가장 높게 할 수 있기 때문에 개인용 컴퓨터(PC)나 기타 전자기기에서 하드디스크를 대체 할 수 있는 저장수단으로 사용이 유력시된다. 이러한 플레시 메모리는 실제로 개인 휴대용 컴퓨터, 스틸 카메라(Still camera) 등에서 운반 가능한 주 저장수단(portable mass storage)으로 현재 응용되고 있다.

상술한 플레시 메모리에 있어서 가장 중요한 것은 낮은 비용으로 대량의 저장수단을 얻을 수 있어야 하기 때문에, 메모리 셀의 집적도를 최대한 높이고, 가급적 간단한 제조공정으로 이를 제조할 수 있어야 하는 것이다.

이러한 집적도를 구현하기 위해서는 종래의 국지적 산화에 의한 소자분리(LOCOS: LOCal Oxidation of Silicon) 기술로는 집적도를 향상시키는데 한계가 있다. 따라서, 현재 256메가 비트 낸드(NAND)형 구조 또는 64메가 비트 노아(NOR)형 구조의 플레시 메모리급의 반도체 소자에서는 얕은 트랜치 소자분리(STI: Shallow Trench Isolation) 기술이 사용되고 있다.

상술한 바와 같이 얕은 트랜치 소자분리(STI) 기술을 사용하여 플레시 메모리를 제조하는 방법이 IEDM, P271에 'A Novel High-Density 5F²NAND STI Cell Technology Suitable for 256Mbit and 1Gbit Flash Memories'라는 제목으로 K.Shimizu et al에 의하여 기술되어 있다.

도 1 내지 도 4는 상술한 종래기술에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(51)에 터널산화막(Tunnel oxide, 53), 제1 폴리실리콘막(55)과, 질화막으로 된 연마저지층(57)을 순차적으로 형성한다. 이어서 상기 연마저지층 위에 패터닝을 진행하여 반도체 기판(51)의 일부를 식각한 트랜치(59)를 형성한다. 여기서 트랜치(59)의 폭은 약 0.3㎛이고, 활성영역의 폭은 0.25㎛이며 트랜치(59) 식각 깊이는 0.4㎛이다.

도 2를 참조하면, 상기 트랜치(Trench)를 채우면서 반도체 기판의 전면(全面)을 충분히 덮도록 트랜치 소자분리막(63)을 적층하고, 상기 연마저지층(도1의 57)이 노출될 때까지 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행한다. 그 후 인산을 이용하여 상기 연마저지층(도1의 57)을 제거한다. 계속해서, 상기 연마저지층이 제거된 반도체 기판의 전면에 제2 폴리실리콘막(61)을 증착한다.

도 3을 참조하면, 상기 결과물에 패터닝을 진행하여 플로팅 게이트로 사용될 제2 폴리실리콘 패턴(61')을 형성한다. 이때 집적도를 향상시키고, 커플링 비를 향상시키기 위하여, 각 플로팅 게이트간의 간격을 0.15㎛보다 작게 형성해야 한다.

이를 위하여 상기 패터닝에 사용되는 식각마스크 형상은 스페이서(67)를 갖는 특이한 형상으로 되어 있다. 즉, 일반적으로 질화막을 패터닝한 식각마스크 만을 사용해서는 0.15㎛ 간격의 식각마스크 패턴을 구현하기가 어렵기 때문에, 질화막을 재질로 하는 식각마스크(65)를 일차로 형성하고, 그 상부에 다른 질화막을 증착한 후, 상기 다른 질화막을 이방성으로 식각하여 상기 식각마스크(65) 측면에 스페이서(67)를 각각 형성한다. 이러한 스페이서(67)는 플로팅 게이트 즉, 제2 폴리실리콘막(61) 사이의 간격을 줄여서 패터닝 하기 위한 수단으로서, 상기 스페이서(67)를 이용한 제2 폴리실리콘 패턴(61')에 대한 식각방법은 플로팅 게이트의 간격을 0.25㎛에서 0.15㎛까지 좁히는 것을 가능케 하는 뛰어난 기술이다.

도 4를 참조하면, 상기 스페이서를 이용한 제2 폴리실리콘 패턴(61')의 식각이 완료된 결과물에 인터폴리 절연막(69)으로 사용될 산화막/질화막/산화막(이하, 'ONO') 구조의 복합막을 형성한다. 그 후, 상기 인터폴리 절연막(69) 위에 플레시 메모리 셀의 컨트롤 게이트로 사용될 제3 폴리실리콘막(71)을 증착한 후, 상기 제2 폴리실리콘 패턴(61)과 직교방향으로 상기 제3 폴리실리콘막(71)을 패터닝하기 위해 마스크로 사용되는 물질층(73)을 형성한다.

그러나 상술한 종래기술에 따라서 스페이서가 형성된 식각마스크로 플로팅 게이트를 식각하는 방법은, 원래 식각마스크에 스페이서를 형성하는 공정을 추가로 진행해야 하기 때문에 공정이 복잡해진다. 또한, 이를 0.1㎛의 플로팅 게이트 간격을 갖는 플레시 메모리 셀에 적용하여 플로팅 게이트용 제2 폴리실리콘막을 식각하면, 식각이 이루어지는 동안에 질화막으로 된 스페이서가 일부 소모되기 때문에 실제로 플로팅 게이트간의 간격이 0.12∼0.13㎛으로 원하는 간격보다 넓어지게 된다. 이러한 문제는 ONO로 된 인터폴리 절연막의 면적을 감소시킴으로서, 인터폴리절연막과 터널산화막의 비율로 결정되는 커플링 비(couple ratio)를 감소시켜 플레시 메모리 셀의 특성을 저하시킨다.

본 발명이 이루고자 하는 기술적 과제는, 플레시 메모리에서 플로팅 게이트의 면적을 최대화하고 커플링 비를 증대시켜 집적도를 향상시키며, 마스크를 사용하지 않고 플로팅 게이트 패턴을 형성하여 제조공정을 단순화할 수 있는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 자기 정렬된 트랜치를 갖는 플레시 메모리를 제공하는데 있다.

도 1 내지 도 4는 종래 기술에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.

도 5는 본 발명의 개념을 설명하기 위해 도시한 단면도이다.

도 6 내지 도 8은 본 발명의 제1 실시예에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.

도 9 내지 도 11은 본 발명의 제2 실시예에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 반도체 기판, 102: 터널 산화막,

104: 제1 폴리실리콘막, 106: 연마저지층,

108: 트랜치 소자분리막, 110: 제2 폴리실리콘막,

112: 인터폴리 절연막, 114: 제3 폴리실리콘막,

상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 반도체 기판에 터널산화막(tunnel oxide), 제1 폴리실리콘막, 평탄화용 연마저지층을 순차적으로 형성하는 공정과, 상기 연마저지층을 이용하여 트랜치를 형성하여 활성영역과 비활성영역을 정의하는 공정과, 상기 트랜치에 소자분리용 절연막을 채우고 상기 연마저지층 이용하여 평탄화를 수행하는 공정과, 상기 연마저지층을 제거하는 공정과, 상기 연마저지층의 제거로 노출된 제1 폴리실리콘막을 이용하여 플로팅 게이트용 제2 폴리실리콘막을 선택적으로 성장시키는 공정과, 상기 제2 폴리실리콘막이 성장된 반도체 기판의 전면(全面)에 인터폴리용 절연막을 형성하는 공정과, 상기 인터폴리용 절연막이 형성된 반도체 기판의 전면에 제3 폴리실리콘막을 형성하는 공정을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를(self-aligned Trench) 갖는 플레시 메모리의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제2 폴리실리콘막은 패터닝을 하지 않고 성장에 의해서만 형성된 막으로서, 두께가 500∼3000Å의 범위인 것이 적합하다.

상기 제2 폴리실리콘막을 성장한 후에 두께 조절을 위해, 상기 제2 폴리실리콘막에 대한 에치백(etchback) 공정을 더 진행하거나, 상기 제2 폴리실리콘막에 대한 열산화(thermal oxidation)를 더 진행하는 것이 적합하며 이러한 열산화막의 두께는 500Å 이하인 것이 바람직하다.

바람직하게는 상기 인터폴리용 절연막은 터널산화막과 질화막의 복합막인 것이 적합하다.

상기 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, 반도체 기판에 터널산화막, 제1 폴리실리콘막, 평탄화용 연마저지층을 순차적으로 형성하는 공정과, 상기 연마저지층을 식각마스크로 트랜치를 형성하여 활성영역과 비활성영역을 정의하는 공정과, 상기 트랜치에 소자분리용 절연막을 채우고 상기 연마저지층을 이용하여 평탄화를 수행하는 공정과, 상기 연마저지층을 제거하는 공정과, 상기 연마저지층의 제거로 노출된 제1 폴리실리콘막을 이용하여 플로팅 게이트용 제2 폴리실리콘막을 선택적으로 성장시키는 공정과, 상기 제2 폴리실리콘막이 선택적으로 성장되지 않은 소자분리용 절연막을 선택적으로 에치백하는 공정과, 상기 제2 폴리실리콘막이 성장된 반도체 기판의 전면(全面)에 인터폴리용 절연막을형성하는 공정과, 상기 인터폴리용 절연막이 형성된 반도체 기판의 전면에 컨트롤 게이트용 제3 폴리실리콘막을 형성하는 공정을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 식각마스크로 사용되는 질화막의 두께는 1500∼5000Å인 것이 적합하고, 상기 제2 폴리실리콘막의 두께는 3000∼5000Å의 범위인 것이 적합하다.

바람직하게는, 상기 소자분리용 절연막을 선택적으로 에치백하는 공정은 소자분리용 절연막의 높이가 상기 터널산화막보다 더 높게 하는 것이 적합하다.

상기 인터폴리용 절연막은 산화막과 질화막의 복합막인 것이 적합하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 반도체 기판과, 상기 반도체 기판 위에 터널 산화막을 형성하고 그 상부에 형성된 제1 폴리실리콘막과, 상기 제1 폴리실리콘막 위에서 상기 제1 폴리실리콘막을 핵(seed)으로 이용하여 선택적 성장에 의하여 형성된 제2 폴리실리콘막과, 상기 제2 폴리실리콘막 위에 형성된 인터폴리 절연막과, 상기 인터폴리 절연막 위에 형성된 제3 폴리실리콘막을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리를 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제2 폴리실리콘막은 패터닝 공정을 수행하지 않고 선택적 성장에 의해서만 형성된 막인 것이 적합하며, 제3 폴리실리콘막은 그 상부에 실리사이드층을 더 구비하는 것이 적합하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여,반도체 기판과, 상기 반도체 기판 위에 터널산화막을 형성하고, 그 상부에 형성된 제1 폴리실리콘막과, 상기 제1 폴리실리콘막 위에서 상기 제1 폴리실리콘막을 핵(seed)으로 이용하여 선택적 성장에 의하여 형성된 제2 폴리실리콘막과, 상기 제2 폴리실리콘막의 측면 및 상부를 덮는 인터폴리 절연막과, 상기 인터폴리 절연막 위에 형성된 제3 폴리실리콘막을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리를 제공한다.

본 발명에 따르면, 플레시 메모리에서 플로팅 게이트용 폴리실리콘 패턴을 식각방식이 아닌 성장방식으로 형성함으로써, 플로팅 게이트의 면적을 최대화하고 커플링 비를 증대시켜 집적도를 향상시키며, 마스크를 사용하지 않고 플로팅 게이트 패턴을 형성하여 제조공정을 단순화할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 5는 본 발명의 개념을 설명하기 위해 도시한 단면도이다.

도 5를 참조하면, 종래기술에서는 연마저지층으로 사용되는 질화막을 제거한 후에, 플로팅 게이트로 사용될 제2 폴리실리콘막을 저압 화학기상증착(LPCVD) 장비에서 형성한 다음, 이를 패터닝하여 플로팅 게이트로 사용될 폴리실리콘 패턴을 형성하였다. 그러나 본 발명에서는 선택적 에피 성장(SEG: Selective Epi Growth)장비에서 플로팅 게이트로 사용될 폴리실리콘 패턴인 제2 폴리실리콘막(18)을 선택적으로 성장한다. 즉, 트랜치 소자분리막(12)을 채우고, 화학기계적 연마(CMP) 공정에 사용된 연마저지층을 제거한 후, 하부의 제1 폴리실리콘막((16)을 선택적 성장의 핵(seed)으로 사용하여 제2 폴리실리콘막(18)을 성장시켜 플로팅 게이트(floating gate)로 사용될 폴리실리콘 패턴을 만드는 것이다. 상기 선택적 성장에 의하여 형성된 제2 폴리실리콘막(18)은 연속되는 에치백 또는 열산화 공정에 의하여 제2 폴리실리콘막의 폭을 다시 조절할 수 있는 특징이 있다. 도면에서 참조부호 10은 반도체 기판, 14는 터널 산화막을 각각 나타낸다.

상기 선택적으로 제2 폴리실리콘막을 성장시켜 플로팅 게이트 패턴을 형성하는 방법은, 기존의 플레시 메모리(Flash Memory) 셀의 제조공정과 비교하여 다음과 같은 장점이 있다.

첫째, 선택적으로 성장되는 제2 폴리실리콘막의 양을 조절하여 플로팅 게이트 패턴간의 간격을 더욱 미세하게 조절할 수 있다. 이러한 방법은 플로팅 게이트 사이의 간격이 미세하고 집적도가 높은 플레시 메모리 소자에 있어 더욱 적용이 유리하다.

둘째, 제2 폴리실리콘막의 모양이 트랜치 소자분리막까지 확장되면서 성장(over growth)됨으로써 플로팅 게이트 패턴의 면적이 증가되고, 이는 후속되는 인터폴리 절연막인 ONO막의 커패시턴스를 증가시키는 결과를 가져와 플래시 메모리 셀의 커플링 비를 향상시킬 수 있다. 또한, 후속공정에서 인터폴리 절연막인 ONO막의 식각을 용이하게 할 수 있다.

셋째, 종래기술에서 제2 폴리실리콘막 식각에 사용되는 식각마스크의 스페이서 형성공정을 줄일 수 있기 때문에, 제조공정의 단계를 줄여 공정을 단순화시킬 수 있다. 이렇게 단순화된 플레시 메모리 셀의 제조공정은 공정 안정성 측면에서도 유리하다는 것을 예측할 수 있다.

제1 실시예

도 6을 참조하면, 반도체 기판(100)에 터널 산화막(102)을 약 90Å, 제1 폴리실리콘막(104)을 약 500Å, 연마저지층(106)으로 사용되는 질화막을 약 1500∼2000Å의 두께로 형성한다. 상기 연마저지층(106)이 형성된 반도체 기판에 활성영역과 비활성영역을 정의하는 패터닝 공정을 진행하여 반도체 기판(100)의 일부가 식각된 트랜치를 형성한다. 이러한 패터닝 공정에서 상기 연마저지층(106)의 상부에 산화막 또는 질화산화막(SiON)과 같은 반사방지막을 적용할 수도 있다.

이어서, 상기 결과물 상에 트랜치 내부에 열산화를 수행하고, 트랜치를 매립하면서 반도체 기판 전면을 충분히 덮을 정도의 트랜치 소자분리막(108)을 증착한다. 그 후, 상기 연마저지층(106)이 노출되도록 화학기계적 연마(CMP) 공정을 진행하여 반도체 기판(100)의 표면에 있는 트랜치 소자분리막(108)의 일부를 제거한다. 이때, 상기 트랜치 소자분리막(108)의 밀도를 조절하기 위한 열처리 공정을 진행할 수 있다.

도 7을 참조하면, 상기 결과물에서 인산을 이용한 식각을 진행하여 상기 화학기계적 연마(CMP)에서 연마저지층(106)으로 사용된 질화막을 제거한다. 그 후, 상기 노출된 제1 폴리실리콘막((104)을 성장의 핵으로 사용하여 SEG 장비에서 온도를 850∼1100℃로 조절하고 사일렌(SiH₄) 가스와 수조(H₂) 가스를 이용하여 제2 폴리실리콘막(110)을 500∼3000Å의 두께로 선택적으로 성장시킨다. 즉, 제2 폴리실리콘막(110)을 마스크를 사용한 패터닝이 아닌 성장에 의하여만 형성한다.

상기 성장된 제2 폴리실리콘막(110) 사이의 간격을 더욱 조절할 필요가 있는 경우에는 연속해서 에치백(etchbach) 또는 열산화(thermal oxidation) 공정을 진행하여 조절이 가능하다. 열산화의 경우에는 성장되는 산화막의 두께가 500Å 미만으로 조절하는 것이 바람직하다. 이러한 에치백 또는 열산화 공정에서도 기존의 공정과 같이 마스크를 사용하지 않고 제2 폴리실리콘막, 즉 플로팅 게이트 사이의 간격을 조절할 수 있는 장점이 있다.

도 8을 참조하면, 상기 제2 폴리실리콘막(110)이 선택적으로 형성된 반도체 기판의 전면에, 산화막과 질화막의 복합막인 ONO막, 즉 인터폴리 절연막(112)을 180∼200Å의 두께로 형성한다. 이때, 기존의 패터닝에 의한 제2 폴리실리콘막을 형성하는 방법에서는 플로팅 게이트 사이의 간격이 0.1㎛까지 확보하기가 어려워서 제2 폴리실리콘막(110)의 면적을 늘리는 것이 어려웠다. 즉, 인터폴리 절연막의 캐패시턴스 특성을 증가시키는 것이 어려웠다. 그러나, 본 발명에서는 이를 제2 폴리실리콘막(110)을 성장에 의하여 형성함으로써, 플로팅 게이트 사이의 간격을 줄일 뿐만 아니라, ONO막인 인터폴리 절연막(112)의 커패시턴스를 증가시켜 플레시 메모리 셀에서 커플링 비를 증대시킬 수 있다.

이어서, 상기 인터폴리 절연막(112)이 형성된 결과물에 컨트롤 게이트로 사용될 제3 폴리실리콘막(114)을 약 500∼1500Å의 두께로 적층한다. 이어서 상기 제3 폴리실리콘막(114)에 대하여 상기 제2 폴리실리콘막(110)과 직교하는 방향으로 패터닝을 진행하여 컨트롤 게이트 패턴을 형성한다. 상기 제3 폴리실리콘막(114)은 그 상부에 약 1500Å 두께의 텅스텐 실리사이드층(WSix)이 더 형성될 수 있다.

이상으로 본 발명에 제1 실시예에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법에 대한 설명을 마치고, 자기 정렬된 트랜치를 갖는 플레시 메모리의 특징을 도 8을 참조하여 설명하기로 한다.

본 발명의 제1 실시예에 의한 자기 정렬된 트랜치를 갖는 플레시 메모리는, 반도체 기판(100)과, 상기 반도체 기판(100) 위에 터널산화막(102)을 형성하고, 그 상부에 형성된 제1 폴리실리콘막(104)과, 상기 제1 폴리실리콘막(104) 위에서 상기 제1 폴리실리콘막(104)을 핵(seed)으로 이용하여 선택적 성장에 의하여 형성된 제2 폴리실리콘막(110)과, 상기 제2 폴리실리콘막 위에 형성된 인터폴리 절연막(112)과, 상기 인터폴리 절연막, 예컨대 ONO막 위에 형성된 제3 폴리실리콘막(114)으로 이루어진다. 상기 제3 폴리실리콘막(114)은 그 상부에 실리사이드층이 더 형성될 수 있다.

여기서, 상기 제2 폴리실리콘막(110)은 패터닝에 의하여 구성되지 않고, 제1 폴리실리콘막(104)을 핵으로 사용하여 성장에 의하여 구성된 막질인 특징이 있다.

제2 실시예

도 9 내지 도 11은 본 발명의 제2 실시예에 의한 자기 정렬된 트랜치를 갖는플레시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.

본 제2 실시예는 플레시 메모리 셀의 고집적화에 대응하기 위하여 인터폴리 절연막의 면적을 극대화시키는 방식이다. 즉, 제2 폴리실리콘막의 상부뿐만 아니라 측면의 면적을 최대한 이용하는 방식이다. 따라서, 상기 제1 실시예와 비교하여 동일한 부분은 중복을 피하여 설명을 생략하고, 차이가 있는 부분을 중점적으로 설명하기로 한다. 참조부호는 상기 제1 실시예와 서로 대응되도록 부여한다.

도 9를 참조하면, 반도체 기판(200)에 터널산화막(202), 제1 폴리실리콘막(204) 및 질화막으로 된 연마저지층(206)을 순차적으로 형성한다. 이때 연마저지층(206)의 두께는 기존의 1500∼2000Å보다 두꺼운 1500∼5000Å까지 두껍게 형성한다. 이어서, 상기 연마저지층(206)에 패터닝을 진행하여 트랜치를 형성하고, 트랜치 소자분리막(208)을 덮고, 화학기계적 평탄화를 진행한다.

도 10을 참조하면, 상기 연마저지층으로 사용된 질화막을 제거하고, 상기 제1 실시예와 같이 플로팅 게이트용 제2 폴리실리콘막(210)을 선택적으로 성장시킨다. 이때, 연마저지층의 두께가 1500∼5000Å으로 두껍기 때문에 성장되는 제2 폴리실리콘막(210) 역시 두께가 3000∼5000Å으로 두껍게 형성된다. 여기서 후속공정에서 식각하는데 문제만 발생하지 않는다면 제2 폴리실리콘막(210)의 두께는 더 두껍게 형성할 수 있다. 즉, 제2 폴리실리콘막(210)의 두께는 두꺼우면 두꺼울수록 인터폴리 절연막에서 ONO가 형성되는 면적이 더 커져 커플링 비를 증대시키는 데에는 유리하다.

도 11을 참조하면, 상기 제2 폴리실리콘막(210)이 형성된 결과물에서, 트랜치 소자분리막(208)을 에치백한다. 상기 에치백공정에서 터널 산화막(202)이 손상되는 것을 방지하기 위하여 에치백되는 높이는 상기 터널 산화막(202)보다 더 높게 설정하는 것이 바람직하다. 그 후, 인터폴리절연막(212)인 ONO막을 형성하고, 컨트롤 게이트로 사용될 제3 폴리실리콘막(214)을 증착하여 컨트롤 게이트 형성방향과 교차되도록 패터닝을 진행한다. 상기 제3 폴리실리콘막(214) 위에는 실리사이드층인 텅스텐 실리사이드층이 더 형성될 수 있다.

따라서, 본 실시예에 의하여 제2 폴리실리콘막(210)의 두께를 두껍게 형성하여 그 측면에도 인터폴리 절연막(212)이 형성됨으로써 인터폴리 절연막(212)의 커패시턴스를 향상시켜 커플링 비를 개선할 수 있다. 이러한 구조는 디자인 룰(design rule)이 작은 고집적화 된 플레시 메모리에 더욱 효과적으로 적용될 수 있는 특징이 있다.

이하, 도 11을 참조하여 본 발명의 제2 실시예에 의한 플레시 메모리를 설명한다. 본 발명의 제2 실시예에 의한 플레시 메모리는 반도체 기판(200)과, 상기 반도체 기판(200) 위에 터널산화막(202)을 형성하고, 그 상부에 형성된 제1 폴리실리콘막(204)과, 상기 제1 폴리실리콘막(204) 위에서 상기 제1 폴리실리콘막(204)을 핵(seed)으로 이용하여 선택적 성장에 의하여 형성된 제2 폴리실리콘막(210)과, 상기 제2 폴리실리콘막(210)의 측면 및 상부를 덮는 인터폴리 절연막(212)과, 상기 인터폴리 절연막(212) 위에 형성된 제3 폴리실리콘막(214)으로 이루어진다. 상기 제3 폴리실리콘막(214) 상부에는 실리사이드층이 더 구성될 수 있다.

여기서, 제2 폴리실리콘막(210)은 패터닝이 아닌 제1 폴리실리콘막을 성장시켜 구성한 막질이며, 제2 폴리실리콘막(210)의 상부 및 측면에 인터폴리 절연막이 형성되어 커플링 비를 증대시키는 특징이 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다. 즉, 본 발명에서는 플로팅 게이트용 물질을 성장에 의해 형성하는 방법을 폴리실리콘으로 한정하여 설명하였으나, 이는 플로팅 게이트용 물질로 사용될 수 있는 다른 도전물질로 확대 적용이 가능함은 당연하다.

따라서, 상술한 본 발명에 따르면, 첫째, 플로팅 게이트 사이의 간격이 미세하고 집적도가 높은 플레시 메모리 소자에 있어 플로팅 게이트 패턴간의 간격을 더욱 미세하게 조절할 수 있다.

둘째, 성장된 제2 폴리실리콘막의 모양을 이용하여 플래시 메모리 셀의 커플링 비를 향상시킬 수 있다.

셋째, 제조공정의 단계를 줄여 공정을 단순화시킬 수 있다.

Claims

반도체 기판에 터널산화막, 제1 폴리실리콘막, 평탄화용 연마저지층을 순차적으로 형성하는 공정;

상기 연마저지층을 이용하여 트랜치를 형성하여 활성영역과 비활성영역을 정의하는 공정;

상기 트랜치에 소자분리용 절연막을 채우고 상기 연마저지층 이용하여 평탄화를 수행하는 공정;

상기 연마저지층을 제거하는 공정;

상기 연마저지층의 제거로 노출된 제1 폴리실리콘막을 이용하여 플로팅 게이트용 제2 폴리실리콘막을 선택적으로 성장시키는 공정;

상기 제2 폴리실리콘막이 성장된 반도체 기판의 전면(全面)에 인터폴리용 절연막을 형성하는 공정;

상기 인터폴리용 절연막이 형성된 반도체 기판의 전면에 컨트롤 게이트용 제3 폴리실리콘막을 형성하는 공정을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제1항에 있어서,

상기 제2 폴리실리콘막은 패터닝을 하지 않고 성장에 의해서만 형성된 막인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제1항에 있어서,

상기 제2 폴리실리콘막은 두께가 500∼3000Å의 범위인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제1항에 있어서,

상기 제2 폴리실리콘막을 성장한 후에 제2 폴리실리콘막에 대한 에치백(etchback) 공정을 더 진행하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제1항에 있어서,

상기 제2 폴리실리콘막 성장 후, 제2 폴리실리콘막에 대한 열산화를 더 진행하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제5항에 있어서,

상기 열산화에 의한 열산화막의 두께는 500Å 이하인 것을 특징으로 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제1항에 있어서,

상기 인터폴리용 절연막은 산화막과 질화막의 복합막인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
반도체 기판에 터널산화막, 제1 폴리실리콘막, 평탄화용 연마저지층을 순차적으로 형성하는 공정;

상기 연마저지층을 식각마스크로 트랜치를 형성하여 활성영역과 비활성영역을 정의하는 공정;

상기 트랜치에 소자분리용 절연막을 채우고 상기 연마저지층을 이용하여 평탄화를 수행하는 공정;

상기 연마저지층을 제거하는 공정;

상기 연마저지층의 제거로 노출된 제1 폴리실리콘막을 이용하여 플로팅 게이트용 제2 폴리실리콘막을 선택적으로 성장시키는 공정;

상기 제2 폴리실리콘막이 선택적으로 성장되지 않은 소자분리용 절연막을 선택적으로 에치백하는 공정;

상기 제2 폴리실리콘막이 성장된 반도체 기판의 전면(全面)에 인터폴리용 절연막을 형성하는 공정;

상기 인터폴리용 절연막이 형성된 반도체 기판의 전면에 컨트롤 게이트용 제3 폴리실리콘막을 형성하는 공정을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제8항에 있어서,

상기 연마저지층으로 사용되는 질화막의 두께는 1500∼5000Å의 범위인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제8항에 있어서,

상기 제2 폴리실리콘막의 두께는 3000∼5000Å의 범위인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제8항에 있어서,

상기 소자분리용 절연막을 선택적으로 에치백하는 공정은 소자분리용 절연막의 높이가 상기 터널산화막보다 더 높게 하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
제8항에 있어서,

상기 인터폴리용 절연막은 산화막과 질화막의 복합막인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리의 제조방법.
반도체 기판;

상기 반도체 기판 위에 터널산화막을 형성하고 그 상부에 형성된 제1 폴리실리콘막;

상기 제1 폴리실리콘막 위에서 식각이 아닌 성장에 의해 최종 외형이 결정된 제2 폴리실리콘막;

상기 제2 폴리실리콘막 위에 형성된 인터폴리 절연막;

상기 인터폴리 절연막 위에 형성된 제3 폴리실리콘막을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리.
삭제
제1항에 있어서,

상기 제3 폴리실리콘막은 그 상부에 실리사이드층을 더 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리.
반도체 기판;

상기 반도체 기판 위에 터널산화막을 형성하고, 그 상부에 형성된 제1 폴리실리콘막;

상기 제1 폴리실리콘막 위에서 식각이 아닌 성장에 의해 최종 외형이 결정된 제2 폴리실리콘막;

상기 제2 폴리실리콘막의 측면 및 상부를 덮는 인터폴리 절연막;

상기 인터폴리 절연막 위에 형성된 제3 폴리실리콘막을 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리.
삭제
제16항에 있어서,

상기 제3 폴리실리콘막은 상부에 실리사이드층을 더 구비하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 플레시 메모리.