KR100326201B1 - Method of Driving Liquid Crystal Panel and Apparatus thereof - Google Patents
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Abstract
본 발명은 액정패널의 스캐닝배선에서의 전파지연에 의한 영상의 왜곡과 광 투과율의 불균일 현상을 방지 할 수 있는 액정패널 구동방법 및 그 장치에 관한 것이다.The present invention relates to a liquid crystal panel driving method and apparatus for preventing distortion of an image and non-uniformity of light transmittance due to propagation delay in scanning wiring of a liquid crystal panel.
본 발명에서는 스캐닝배선에서의 스캐닝신호의 지연특성에 따라 폭이 증가되는 데이터신호전압이 신호배선에 공급되게 한다. 이에 따라, 스캐닝배선에서 스캐닝신호가 지연되더라도 모든 액정셀들에 데이터 신호전압이 정확하게 공급되게 되고, 나아가 액정패널에 표시되는 화상이 왜곡되지 않게 된다.In the present invention, a data signal voltage whose width is increased in accordance with the delay characteristic of the scanning signal in the scanning wiring is supplied to the signal wiring. Accordingly, even if the scanning signal is delayed in the scanning wiring, the data signal voltage is correctly supplied to all liquid crystal cells, and the image displayed on the liquid crystal panel is not distorted.
Description
본 발명은 액정표시기에 관한 것으로, 특히 박막 트랜지스터를 사용하는 액티브 매트릭스 액정표시기를 구동하는 액정표시기 구동방법 및 그 장치에 관한 것이다.The present invention relates to a liquid crystal display, and more particularly, to a liquid crystal display driving method and apparatus for driving an active matrix liquid crystal display using a thin film transistor.
매트릭스 타입 액정표시장치에 있어서, 박막 트랜지스터는 액정패널에 제공된다. 이 매트릭스 타입 액정표시장치는 멀티-라인 멀티플렉스 구동모드에서 낮은 충격계수(Duty Cycle 또는 Duty Ratio)로 구동되더라도 높은 콘트라스트(Contrast)를 산출할 수 있다. 이 매트릭스 타입 액정표시장치는 도1 에서와 같이 다수의 박막 트랜지스터들과 다수의 액정셀들을 가지는 액정패널(10)과, 이 액정패널(10)에 접속된 스캐닝측 구동부(12) 및 신호측 구동부(14)로 구성된다. 스캐닝측 구동부(12)는 액정패널(10)내의 스캐닝배선(11)에 스캐닝전압을 공급한다. 이 스캐닝배선(11)은 박막 트랜지스터들의 게이트전극들이 접속되어진 스캐닝전극들로구성된다. 그리고 스캐닝 배선(11)은 신호전극들로 이루어진 신호배선(13)과 교차한다. 이 신호전극들 각각에는 박막 트랜지스터들의 드레인전극들이 접속된다. 한편, 신호측 구동부(14)는 표시데이타 입력라인(15)으로부터 입력된 표시데이타를 액정셀에 공급될 신호전압으로 변환하고 그 신호전압을 신호배선(13)에 공급한다. 상기 박막 트랜지스터의 턴-온(Turn-on) 및 턴-오프(Turn-off)는 스캐닝전압에 의해 제어된다. 박막 트랜지스터가 턴-온된 때에 액정셀은 신호배선(13)으로부터 박막 트랜지스터의 드레인 및 소오스전극들을 경유하여 유입되는 신호전압을 충전하게 된다. 그리고 액정셀은 박막 트랜지스터가 턴-오프된 기간동안 충전되어진 신호전압을 유지하게 된다.In the matrix type liquid crystal display device, the thin film transistor is provided in the liquid crystal panel. This matrix type liquid crystal display can calculate high contrast even when driven with a low duty cycle or duty ratio in a multi-line multiplex driving mode. The matrix type liquid crystal display device has a liquid crystal panel 10 having a plurality of thin film transistors and a plurality of liquid crystal cells as shown in FIG. 1, a scanning side driver 12 and a signal side driver connected to the liquid crystal panel 10. It consists of 14. The scanning side driver 12 supplies a scanning voltage to the scanning wiring 11 in the liquid crystal panel 10. The scanning wiring 11 is composed of scanning electrodes to which gate electrodes of the thin film transistors are connected. The scanning wiring 11 crosses the signal wiring 13 made of the signal electrodes. Drain electrodes of the thin film transistors are connected to each of these signal electrodes. On the other hand, the signal side driver 14 converts the display data input from the display data input line 15 into a signal voltage to be supplied to the liquid crystal cell and supplies the signal voltage to the signal wiring 13. Turn-on and turn-off of the thin film transistor are controlled by a scanning voltage. When the thin film transistor is turned on, the liquid crystal cell charges a signal voltage flowing from the signal line 13 through the drain and source electrodes of the thin film transistor. The liquid crystal cell maintains a charged signal voltage for the period in which the thin film transistor is turned off.
도2 는 1라인에 해당하는 액정패널 내의 스캐닝배선(11)을 나타낸다. 각 액정셀들에 대한 박막 트랜지스터(16)의 게이트전극은 스캐닝배선(11)에 접속되고, 각 박막 트랜지스터(16)의 드레인전극은 스캐닝배선(11)과 교차하는 신호배선(13)에 접속된다. 이 1라인에 해당하는 스캐닝배선(11)을 전기적인 등가회로로 나타내면, 도3 에서와 같이 저항(18)들과 캐패시터(20)들에 의해 표현될 수 있다. 이들 저항(18)들은 스캐닝배선(11)의 저항을 구성하며, 그 값은 스캐닝배선(11)을 구성하는 물질과 그리고 폭, 길이 및 두께와 같은 스캐닝배선(11)의 모양에 의해 결정된다. 한편, 캐패시터(20)의 용량값은 박막 트랜지스터들의 게이트전극의 용량값, 액정셀에 포함되어진 전극들간의 용량값, 신호배선(13)과 스캐닝배선(11) 사이의 용량값, 그리고 스캐닝배선(11) 주위의 포유용량값 등이 가산됨에 의해 얻어진 값을 갖는다. 이들 저항(18)과 캐패시터(20)는 상승시간(tr)과 하강시간(tf)이 짧은 구형파형의 스캐닝 전압이 스캐닝전압 입력단자에 공급되더라도 이 스캐닝전압 입력단자로부터 떨어진, 즉 스캐닝배선(11)의 우측단에 위치한 박막 트랜지스터(16)의 게이트전극에 도달하는 스캐닝전압의 상승시간(tr)과 하강시간(tf)이 길어지게 한다. 다시 말하면, 스캐닝전압은 스캐닝전압 입력단자로부터 스캐닝배선(11)의 끝단까지 전파되는 동안 그 전파된 거리에 해당하는 시간만큼 지연된다. 이로 인하여, 스캐닝전압 입력단자로부터 멀리 떨어진, 즉 스캐닝배선(11)의 우측단에 위치한 액정셀에 충전되는 전압이 왜곡된다.2 shows the scanning wiring 11 in the liquid crystal panel corresponding to one line. The gate electrode of the thin film transistor 16 for each liquid crystal cell is connected to the scanning wiring 11, and the drain electrode of each thin film transistor 16 is connected to the signal wiring 13 intersecting with the scanning wiring 11. . If the scanning wiring 11 corresponding to this one line is represented by an electrical equivalent circuit, it may be represented by the resistors 18 and the capacitors 20 as shown in FIG. These resistors 18 constitute the resistance of the scanning wiring 11, the value of which is determined by the material constituting the scanning wiring 11 and the shape of the scanning wiring 11 such as width, length and thickness. On the other hand, the capacitance value of the capacitor 20 is the capacitance value of the gate electrode of the thin film transistors, the capacitance value between the electrodes included in the liquid crystal cell, the capacitance value between the signal wiring 13 and the scanning wiring 11, and the scanning wiring ( 11) It has a value obtained by adding the surrounding mammalian capacity value and the like. These resistors 18 and capacitor 20 are separated from the scanning voltage input terminal, i.e., the scanning wiring, even if a scanning voltage of a square waveform having a short rise time t r and a fall time t f is supplied to the scanning voltage input terminal. The rising time t r and the falling time t f of the scanning voltage reaching the gate electrode of the thin film transistor 16 located at the right end of (11) are lengthened. In other words, the scanning voltage is delayed by a time corresponding to the propagated distance while propagating from the scanning voltage input terminal to the end of the scanning wiring 11. As a result, the voltage charged in the liquid crystal cell far from the scanning voltage input terminal, that is, located at the right end of the scanning wiring 11 is distorted.
도4 는 스캐닝배선(11)에 공급된 스캐닝전압의 파형이 스캐닝배선에서 전파됨에 따라 왜곡되는 과정을 도시한다. 스캐닝전압(GS)은 신호전압(DS)이 신호배선(13)에 공급되는 기간에 스캐닝전압 입력단자에 공급된다. 이 때, 스캐닝전압 입력단자로부터 떨어진 스캐닝배선(11)의 우측끝단에서는 스캐닝 전압(GS)의 상승에지로부터 완만하게 증가하는 지연된 스캐닝 전압(DGS)이 나타나게 된다. 이 지연된 스캐닝 전압(DGS)에 의해 구동되는 스캐닝배선(11)의 우측끝단에 위치한 박막 트랜지스터(16)는 지연된 스캐닝 전압(DGS)이 자신의 문턱전압(Threshold Voltage, Vth) 보다 높아지는 시점, 즉 스캐닝 전압(GS)의 상승에지로부터 도3 에서의 저항(18)의 저항값과 캐패시터(20)의 용량값의 곱에 해당하는 시정수(τ1) 만큼 경과된 시간에 턴-온 된다. 그리고 지연된 스캐닝 전압(DGS)은 스캐닝 전압(GS)의 하강에지로부터 완만하게 감소된다. 이 때, 스캐닝배선(11)의 우측끝단에 위치한 박막 트랜지스터(16)는 지연된 스캐닝 전압(DGS)이 자신의 문턱전압(Threshold Voltage, Vth) 보다 낮아지는 시점, 즉 스캐닝 전압(GS)의 상승에지로부터 상기 시정수(τ1) 만큼 경과된 시간에 턴-오프 된다. 결과적으로, 스캐닝전압 입력단자로부터 떨어진 스캐닝배선(11)의 우측끝단에 위치한 박막 트랜지스터(16)의 게이트전극에는 스캐닝전압(GS) 보다 시정수(τ1)에 해당하는 시간만큼 지연되어진 유효 스캐닝 전압(EGS)이 인가된다. 이 유효 스캐닝 전압(EGS)에 의해, 스캐닝 전압 입력단자로부터 떨어진, 즉 스캐닝배선(11)의 우측끝단에 위치하는 액정셀은 신호전압(DS)의 상승에지로부터 스캐닝배선(11)의 시정수만큼 경과된 시점에서부터, 신호전압(DS)의 하강에지로부터 스캐닝배선(11)의 시정수에 해당하는 시간만큼 경과된 시점까지 이르는 기간동안 신호전압을 충전하게 된다. 다시 말하면, 이 액정셀은 스캐닝전압(GS)의 하강에지로부터 시정수의 기간동안 다음 라인의 신호전압을 충전하게 된다. 따라서, 이 액정셀에 충전되는 유효충전전압(ECDS)은 신호전압(DS)을 유지하지 못하고 다음 라인의 액정셀에 인가될 신호전압과의 차전압만큼 변하게 된다.4 shows a process in which the waveform of the scanning voltage supplied to the scanning wiring 11 is distorted as it propagates in the scanning wiring. The scanning voltage GS is supplied to the scanning voltage input terminal in the period in which the signal voltage DS is supplied to the signal wiring 13. At this time, at the right end of the scanning wiring 11 away from the scanning voltage input terminal, a delayed scanning voltage DGS that gradually increases from the rising edge of the scanning voltage GS appears. The thin film transistor 16 located at the right end of the scanning wiring 11 driven by the delayed scanning voltage DGS has a point in time when the delayed scanning voltage DGS becomes higher than its threshold voltage V th . It turns on at a time elapsed from the rising edge of the scanning voltage GS by the time constant τ 1 corresponding to the product of the resistance value of the resistor 18 and the capacitance value of the capacitor 20 in FIG. The delayed scanning voltage DGS is gently reduced from the falling edge of the scanning voltage GS. At this time, the thin film transistor 16 located at the right end of the scanning wiring 11 has a point in time when the delayed scanning voltage DGS becomes lower than its threshold voltage V th , that is, the rising of the scanning voltage GS. It is turned off at the time elapsed by the time constant τ 1 from the edge. As a result, the effective scanning voltage delayed by a time corresponding to the time constant τ 1 to the gate electrode of the thin film transistor 16 located at the right end of the scanning wiring 11 away from the scanning voltage input terminal. (EGS) is applied. Due to this effective scanning voltage EGS, the liquid crystal cell away from the scanning voltage input terminal, i.e., located at the right end of the scanning wiring 11, has a time constant of the scanning wiring 11 from the rising edge of the signal voltage DS. The signal voltage is charged for a period from the elapsed time from the falling edge of the signal voltage DS to the time elapsed by the time constant corresponding to the time constant of the scanning wiring 11. In other words, the liquid crystal cell charges the signal voltage of the next line during the time constant from the falling edge of the scanning voltage GS. Therefore, the effective charge voltage ECDS charged in the liquid crystal cell does not maintain the signal voltage DS but changes by the difference voltage with the signal voltage to be applied to the liquid crystal cell of the next line.
도5 와 도6 은 스캐닝 전압(GS)이 액정패널(10)의 스캐닝배선(11)에 인가된 경우에 박막 트랜지스터들(16)의 게이트전극들 각각에 나타나는 전압변화를 도시한다. 도5 는 스캐닝 전압(GS)의 상승에지의 경우에 박막 트랜지스터들(16)의 게이트전극들 각각에서의 전압변화들을, 그리고 도6 은 스캐닝 전압(GS)의 하강에지의 경우에 박막 트랜지스터들(16)의 게이트전극들 각각에서의 전압변화들을 각각 나타낸다. 도5 및 도6 에서 스캐닝배선(11)에 접속된 박막 트랜지스터들(16)의 게이트전극들상의 전압들이 완만하게 변하는 것으로 나타난다. 이를 통하여, 스캐닝배선(11)에서의 스캐닝 전압의 전파지연량이 크다는 것을 알 수 있다. 이러한 스캐닝배선(11)에서의 스캐닝 전압의 전파지연으로 인하여, 액정셀들에 충전되는 신호전압이 왜곡된다. 이로 인하여, 액정패널(10)에 표시되는 영상이 왜곡되고 아울러 액정패널의 좌측과 우측에서의 광 투과도가 달라지게 된다. 이러한 단점들은 스캐닝배선(11)이 길어질수록 더욱더 심화된다.5 and 6 illustrate voltage changes that appear on each of the gate electrodes of the thin film transistors 16 when the scanning voltage GS is applied to the scanning wiring 11 of the liquid crystal panel 10. 5 shows voltage changes in each of the gate electrodes of the thin film transistors 16 in the case of the rising edge of the scanning voltage GS, and FIG. 6 shows the thin film transistors in the case of the falling edge of the scanning voltage GS. Voltage changes in each of the gate electrodes of FIG. 5 and 6, the voltages on the gate electrodes of the thin film transistors 16 connected to the scanning wiring 11 change slowly. Through this, it can be seen that the propagation delay amount of the scanning voltage in the scanning wiring 11 is large. Due to the propagation delay of the scanning voltage in the scanning wiring 11, the signal voltage charged in the liquid crystal cells is distorted. As a result, the image displayed on the liquid crystal panel 10 is distorted, and the light transmittance at the left and right sides of the liquid crystal panel is changed. These disadvantages become worse as the scanning wiring 11 becomes longer.
이러한 액정표시장치의 단점들을 해소하기 위한 방안으로 프리-스캐닝 방법이 미국특허 제 4,649,383 호에 의해 개시되었다. 이 프리-스캐닝 방법은 도7 에서와 같이, 신호배선에 공급되는 신호전압(DS) 보다 스캐닝배선의 시정수(τ1)만큼 앞서는 프리-스캐닝 전압(PSG)을 스캐닝배선에 공급함으로써 스캐닝배선에 접속된 박막 트랜지스터들의 턴-온 및 턴-오프 시점을 앞당긴다. 이에 따라, 액정셀에 충전되는 충전전압은 다음 라인의 액정셀에 공급될 신호전압의 영향을 받지 않게 된다. 이 결과, 프리-스캐닝 방법은 액정패널에 표시되는 영상의 왜곡을 방지할 수 있었고 아울러 액정패널의 좌측과 우측에서의 광 투과율을 균일하게 할 수 있었다.In order to solve the disadvantages of the liquid crystal display device, a pre-scanning method has been disclosed by US Patent No. 4,649,383. This pre-scanning method is connected to the scanning wiring by supplying the pre-scanning voltage PSG to the scanning wiring in advance of the signal voltage DS supplied to the signal wiring by the time constant? 1 of the scanning wiring, as shown in FIG. The turn-on and turn-off time of the thin film transistors is advanced. Accordingly, the charging voltage charged in the liquid crystal cell is not affected by the signal voltage to be supplied to the liquid crystal cell of the next line. As a result, the pre-scanning method was able to prevent the distortion of the image displayed on the liquid crystal panel and to make the light transmittance at the left and right sides of the liquid crystal panel uniform.
그러나, 이 프리-스캐닝 방법에서는 스캐닝전압 입력단자에 공급되는 스캐닝전압의 상승에지와 하강에지가 신호전압의 그것들보다 시간적으로 당겨짐으로 인하여 스캐닝전압 입력단자와 가까운 스캐닝배선 상에 위치한 액정셀의 신호전압 충전시간(SWGS)이 도7 에서와 같이 짧아지게 된다. 아울러, 스캐닝 전압 입력단자에가깝게 위치한 액정셀들의 충전특성과 그로부터 멀리 떨어진 액정셀들의 상에 위치한 액정셀들간의 충전특성이 달라진다. 이로 인하여, 액정패널에 표시되는 영상이 왜곡되고 액정패널의 좌측과 우측에서의 광투과율이 균일하지 않게 된다.However, in this pre-scanning method, the rising edge and falling edge of the scanning voltage supplied to the scanning voltage input terminal are pulled in time than those of the signal voltage, so that the signal voltage of the liquid crystal cell located on the scanning wiring close to the scanning voltage input terminal The charging time SWGS is shortened as shown in FIG. In addition, the charging characteristics of the liquid crystal cells positioned close to the scanning voltage input terminal and the liquid crystal cells positioned on the liquid crystal cells far away therefrom are different. As a result, the image displayed on the liquid crystal panel is distorted, and the light transmittance at the left and right sides of the liquid crystal panel is not uniform.
따라서, 본 발명의 목적은 스캐닝배선에서의 전파지연에 의한 영상의 왜곡과 광 투과율의 불균일 현상을 방지 할 수 있는 액정패널 구동방법 및 그 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a liquid crystal panel driving method and apparatus capable of preventing distortion of an image and non-uniformity of light transmittance caused by propagation delay in a scanning wiring.
본 발명의 다른 목적은 액정패널 상의 액정셀들의 충전시간을 균일하게 하기에 적합한 액정패널 구동 방법 및 그 장치를 제공함에 있다.Another object of the present invention is to provide a method and apparatus for driving a liquid crystal panel suitable for uniformizing the charging time of liquid crystal cells on the liquid crystal panel.
도1 은 종래의 액정패널 구동장치의 블럭도.1 is a block diagram of a conventional liquid crystal panel driver.
도2 는 도1 에 도시된 1라인 분의 스캐닝배선의 회로구성을 설명하는 도면.FIG. 2 is a diagram for explaining a circuit configuration of a scanning wiring for one line shown in FIG.
도3 은 도1 에 도시된 1라인 분의 스캐닝배선의 등가회로를 나타낸 도면.FIG. 3 is a diagram showing an equivalent circuit of scanning lines for one line shown in FIG.
도4 는 통상의 액정구동방법에 따라 액정패널의 스캐닝배선 및 신호배선에 인가되는 신호들의 파형도.4 is a waveform diagram of signals applied to scanning wiring and signal wiring of a liquid crystal panel according to a conventional liquid crystal driving method.
도5 는 통상의 액정패널 구동방법에 따른 스캐닝전압의 상승에지에서의 스캐닝배선의 응답특성을 나타낸 도면.Fig. 5 shows the response characteristics of the scanning wiring at the rising edge of the scanning voltage according to the conventional liquid crystal panel driving method.
도6 은 통상의 액정패널 구동방법에 따른 스캐닝전압의 하강에지에서의 스캐닝배선의 응답특성을 나타낸 도면.6 is a diagram showing the response characteristics of the scanning wiring at the falling edge of the scanning voltage according to the conventional liquid crystal panel driving method.
도7 은 종래의 프리-스캐닝 방법에 따라 액정패널의 스캐닝배선 및 신호배선에 인가되는 신호들의 파형도.7 is a waveform diagram of signals applied to scanning wiring and signal wiring of a liquid crystal panel according to a conventional free-scanning method.
도8 은 본 발명의 실시 예에 따른 액정패널 구동장치를 개략적으로 도시한 도면.8 is a view schematically showing a liquid crystal panel driving apparatus according to an embodiment of the present invention.
도9 는 도8 에 도시된 구동 IC 칩들 각각에 공급되는 출력 인에이블 신호들에 대한 타이밍 챠트.FIG. 9 is a timing chart for output enable signals supplied to each of the driving IC chips shown in FIG. 8; FIG.
도10 은 본 발명의 다른 실시 예에 따른 액정패널 구동장치를 개략적으로 도시한 도면.10 is a view schematically showing a liquid crystal panel driving apparatus according to another embodiment of the present invention.
도11 은 본 발명의 또 다른 실시 예에 따른 액정패널 구동장치를 개략적으로 도시한 도면.11 is a schematic view of a liquid crystal panel driving apparatus according to another embodiment of the present invention.
도12 는 도11 에 도시된 구동 IC 칩들 각각에 공급되는 출력 인에이블 신호들에 대한 타이밍 챠트.12 is a timing chart for output enable signals supplied to each of the driving IC chips shown in FIG.
도13 은 도11 에 도시된 제2 제어기에서 출력되는 게이트 출력 인에이블 신호들에 대한 타이밍 챠트.FIG. 13 is a timing chart for gate output enable signals output from the second controller shown in FIG.
도14 는 도11 에 도시된 액정패널상의 스캐닝라인들에 공급되는 스캐닝신호들에 대한 타이밍 챠트.FIG. 14 is a timing chart for scanning signals supplied to scanning lines on the liquid crystal panel shown in FIG.
도15 는 도11 에 도시된 데이터라인상의 액정셀들의 충전시간을 설명하는 타이밍 챠트.FIG. 15 is a timing chart for explaining the charging time of liquid crystal cells on the data line shown in FIG.
도16 은 시뮬레이션을 위해 다수의 블록들로 나누어진 액정패널의 상태를 도시한 도면.FIG. 16 shows a state of a liquid crystal panel divided into a plurality of blocks for simulation. FIG.
도17 은 도16 에 도시된 액정패널상의 스캐닝라인들에 인가되는 스캐닝신호에 대한 타이밍 챠트.FIG. 17 is a timing chart for a scanning signal applied to scanning lines on the liquid crystal panel shown in FIG.
도18 은 도16 에 도시된 데이터 구동 IC 칩들에 공급되는 데이터 출력 인에이블 신호와 데이터라인들에 공급되어질 데이터신호에 대한 타이밍 챠트.FIG. 18 is a timing chart for a data output enable signal supplied to the data driver IC chips shown in FIG. 16 and a data signal to be supplied to the data lines.
도19 는 도16 에 도시된 액정패널상의 블록들 각각에 공급되는 스캐닝신호및 데이터신호를 도시한 도면.FIG. 19 shows a scanning signal and a data signal supplied to each of the blocks on the liquid crystal panel shown in FIG.
도20A 내지 도20D 는 도18 에 도시된 데이터 출력 인에이블 신호들 중 일부를 확대 도시한 도면.20A to 20D are enlarged views of some of the data output enable signals shown in FIG. 18;
도21A 내지 도21D 는 도17 에 도시된 게이트 출력 인에이블 신호들 중 일부를 확대 도시한 도면.21A to 21D are enlarged views of some of the gate output enable signals shown in FIG.
도22A 내지 도22D 는 도16 에 도시된 액정패널상의 일부 블록들에 공급되어진 스캐닝신호 및 데이터신호를 확대 도시한 도면.22A to 22D are enlarged views of scanning signals and data signals supplied to some blocks on the liquid crystal panel shown in FIG.
도23 은 도11 에 도시된 제2 제어기의 상세 회로도.FIG. 23 is a detailed circuit diagram of the second controller shown in FIG.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10,30 : 액정패널 11 : 스캐닝배선10,30 Liquid crystal panel 11: Scanning wiring
12 : 스캐닝측 구동부 13 : 신호배선12: scanning side driver 13: signal wiring
14 : 신호측 구동부 15 : 표시데이터 입력라인14: signal side driver 15: display data input line
16 : 박막 트랜지스터 18 : 저항16: thin film transistor 18: resistance
20 : 캐패시터 31 : 게이트 캐리 라인20: Capacitor 31: Gate carry line
32A 내지 32E : 제1 내지 제5 게이트 구동 IC 칩32A to 32E: first to fifth gate driver IC chips
33 : 데이터 스타트 라인33: data start line
34A 내지 34H : 제1 내지 제8 데이터 구동 IC 칩34A to 34H: first to eighth data driving IC chips
35 : 데이터버스 37,45 : 클럭라인35: data bus 37, 45: clock line
38A 내지 38G : 제1 내지 제7 폭신장기38A to 38G: 1st to 7th flexible machine
38 : 폭신장기 39 : 인에이블 라인38: long length 39: enable line
40 : 제1 출력 제어기 41 : 제1 동기라인40: first output controller 41: first synchronization line
42 : 제2 출력 제어기 43 : 제2 동기라인42: second output controller 43: second synchronization line
44 : 제1 카운터 46 : 가산기44: first counter 46: adder
48 : 제2 카운터 50 : 비교기48: second counter 50: comparator
상기 목적들을 달성하기 위하여 본 발명에 따른 액정패널 구동방법은 액정패널의 스캐닝배선에 펄스 형태의 스캐닝 전압을 공급하는 단계와, 스캐닝배선 상의 상기 스캐닝 전압 입력측으로 멀어지는 위치의 신호배선에 해당하는 데이터 신호전압의 폭이 상기 스캐닝 전압 입력측의 데이터 신호전압보다 증가되도록 상기 데이터 신호전압의 폭을 결정하는 단계와, 스캐닝 전압 입력측으로부터 멀어질수록 폭이 증가되게 결정된 데이터 신호전압들을 상기 신호배선들에 공급하는 단계를 포함한다.본 발명에 따른 액정패널 구동방법은 액정패널의 신호배선에 데이터 신호전압을 공급하는 단계와, 상기 신호배선 상의 신호전압 입력측으로부터 멀어지는 위치의 스캐닝배선에 해당하는 스캐닝 전압의 폭이 상기 신호전압 입력측의 스캐닝 전압보다 증가되도록 상기 스캐닝 전압의 폭을 결정하는 단계와, 상기 신호전압 입력측으로부터 멀어질수록 폭이 증가되게 결정된 스캐닝 전압들을 상기 스캐닝배선들에 공급하는 단계를 포함한다.본 발명에 따른 액정패널 구동장치는 액정패널의 스캐닝배선들에 펄스 형태의 스캐닝 신호전압을 제공하는 스캐닝측 구동수단과, 신호배선에 데이터 신호전압들을 제공하는 신호측 구동수단과, 상기 스캐닝배선들에 공급되는 스캐닝전압이 상기 신호배선 상의 입력측으로부터 멀어질수록 상기 스캐닝전압의 폭을 다르게 하는 폭조절수단을 구비한다.본 발명에 따른 액정패널 구동장치는 액정패널의 스캐닝배선들에 펄스 형태의 스캐닝 신호전압을 제공하는 스캐닝측 구동수단과, 신호배선에 데이터 신호전압들을 제공하는 신호측 구동수단과, 상기 신호배선들에 공급되는 신호전압이 상기 스캐닝 배선 상의 입력측으로 멀어질수록 상기 신호전압의 폭을 다르게 하는 폭조절수단을 구비한다.In order to achieve the above objects, a liquid crystal panel driving method according to the present invention includes supplying a scanning voltage in the form of a pulse to a scanning wiring of a liquid crystal panel, and a data signal corresponding to a signal wiring at a position away from the scanning voltage input side on the scanning wiring. Determining the width of the data signal voltage so that the width of the voltage is greater than the data signal voltage at the scanning voltage input side, and supplying the data signal voltages to the signal lines determined to increase in width away from the scanning voltage input side. The liquid crystal panel driving method according to the present invention includes supplying a data signal voltage to the signal wiring of the liquid crystal panel and a width of the scanning voltage corresponding to the scanning wiring at a position away from the signal voltage input side on the signal wiring. The scanning voltage of the signal voltage input side is increased And determining the width of the scanning voltage so as to supply the scanning voltages to the scanning wirings, wherein the scanning voltages are determined to increase in width away from the signal voltage input side. Scanning side driving means for providing a pulsed scanning signal voltage to the scanning wirings of the panel, Signaling side driving means for providing data signal voltages to the signal wiring, and scanning voltages supplied to the scanning wirings are provided on the signal wiring. And a width adjusting means for varying the width of the scanning voltage as it moves away from the input side. The liquid crystal panel driving apparatus according to the present invention includes: a scanning side driving means for providing a pulsed scanning signal voltage to the scanning wirings of the liquid crystal panel; And signal side driving means for providing data signal voltages to the signal wirings, and supplying the signal wirings to the signal wirings. Is the farther the signal voltage on the input side of the scanning line having a width adjusting means to vary the width of the signal voltage.
상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 도8 내지 도23 을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 8 to 23.
도8 을 참조하면, 액정패널(30)의 스캐닝배선(GL)을 구동하기 위한 게이트 구동 IC 칩들(32A내지32E)과, 액정패널(30)의 신호배선(DL)을 구동하기 위한 데이터 구동 IC 칩들(34A내지34H)을 구비하는 본 발명의 실시 예에 따른 액정패널 구동장치가 도시되어 있다. 스캐닝배선(GL)은 다수의 스캐닝라인들, 예를 들면, m개의 스캐닝라인들(GL1내지GLm)을 구비하며, 이들 스캐닝 라인들(GL1내지GLm) 각각에는 다수의 박막 트랜지스터들(도시하지 않음)의 게이트전극들이 접속되게 된다. 게이트 구동 IC 칩들(32A,32B)은 다수의 스캐닝라인들(GL1내지GLm)을 분할·구동하게 된다. 이를 상세히 하면, 제1 게이트 구동 IC 칩(32A)은 게이트 캐리 라인(31)을 통해 게이트 스타트 펄스(GSP)가 공급된 때 첫 번째 내지 m/5 번째 스캐닝라인들(GL1내지GLm/5)에 스캐닝신호를 순차적으로 공급하게 된다. 그러면 첫 번째 내지 m/5 번째 스캐닝라인들(GL1내지GLm/5)은 제1 게이트 구동 IC 칩(32A)으로부터 순차적으로 공급되는 스캐닝신호에 의해 순차적으로 구동되게 된다. 아울러, 제1 게이트 구동 IC 칩(32A)은 m/5번째 스캐닝라인(GLm/5)이 구동된 때에 제2 게이트 구동 IC 칩(32B)의 캐리단자에 특정논리의 게이트 캐리 펄스(GCP)를 공급하게 된다. 제2 게이트 구동 IC 칩(32B)은 제1 게이트 구동 IC 칩(32A)으로부터의 게이트 캐리 펄스(GCP)에 응답하여 m/5+1번째 내지 2m/5번째 스캐닝라인들(GLm/5+1내지GL2m/5)에 스캐닝신호를 순차적으로 공급하게 된다. 제2 게이트 구동 IC 칩(32B)으로부터 순차적으로 공급되는 스캐닝신호에 의해, m/2+1번째 내지 2m/5번째 스캐닝라인들(GLm/2+1내지GL2m/5)은 순차적으로 구동되게 된다. 또한, 제2 게이트 구동 IC 칩(32B)은 2m/5 번째 스캐닝라인(GL2m/5)이 구동 된 후에 제1 게이트 구동 IC 칩(32A)과 마찬가지로 게이트 캐리 펄스(GCP)를 발생하여 제3 게이트 구동 IC 칩(32C)에 공급하게 된다. 제2 게이트 구동 IC 칩(32B)과 동일하게, 제3 내지 제5 게이트 구동 IC 칩들(32C내지32E)은 캐리 펄스(GCP)에 응답하여 m/5개씩의 스캐닝라인들(GL2m/5+1내지GLm)을 순차적으로 구동하게 된다. 한편, 신호배선(DL)은 스캐닝라인들(GL1내지GLm)과 교차됨과 아울러 나란하게 배열되어진 다수의 데이터라인들, 예를 들면, n개의 데이터라인들(DL1내지DLn)로 구성되게 된다. 이들 다수의 데이터라인들(DL1내지DLn) 각각에는 다수의 박막 트랜지스터들의 소오스단자들이 접속되게 된다. 이들 데이터라인들(DL1내지DLn)은 데이터 구동 IC 칩들(34A내지34H)에 의해 k개씩 분할·구동되게 된다. 즉, 액정패널(30)의 제1 영역 내에 배열되어진 k개의 데이터라인들(DL1내지DLk)은 제1 데이터 구동 IC 칩(34A)에 의해 구동되고, 액정패널(30)의 제2 내지 제8 영역들 각각에 포함되어진 k개씩의 데이터라인들(DLk+1내지DL2k, DL2k+1내지DL3k, DL3k+1내지DL4k, DL4k+1내지DL5k, DL5k+1내지DL6k, DL6k+1내지DL7k, DL7k+1내지DLn)은 제2 내지 제8 데이터 구동 IC 칩들(34B내지34H) 각각에 의해 구동되게 된다. 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)은 데이터버스(35)로부터 k개의 데이터라인분씩의 데이터를 순차적으로 입력하게 된다. 이를 위하여, 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)은 데이터 스타트 라인(33)에 직렬 접속됨과 아울러 데이터버스(35) 및 클럭라인(37)에 병렬 접속되게 된다. 데이터버스(35)를 통해 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)에 공급되는 데이터는 클럭라인(37)상의 데이터 클럭(DCLK)에 동기 된다. 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)의 데이터 입력과정을 상세히 설명하면, 제1 데이터 구동 IC 칩(34A)은 데이터 스타트 라인(33)으로부터 데이터 스타트 펄스(DSP)가 인가된 때에 클럭라인(37)으로부터의 데이터클럭(DCLK)에 맞추어 데이터버스(35)로부터 k개의 데이터라인 분의 데이터를 입력하게 된다. k개의 데이터라인 분의 데이터가 입력된 때에 제1 데이터 구동 IC 칩(34A)은 데이터 캐리 펄스(DCP)를 발생하고 그 데이터 캐리 펄스(DCP)를 제2 데이터 구동 IC 칩(34B)에 공급하게 된다. 제2 데이터 구동 IC 칩(34B)은 제1 데이터 구동 IC 칩(34A)으로부터 데이터 캐리 펄스(DCP)가 인가된 때에 클럭라인(37)으로부터의 데이터클럭(DCLK)을 이용하여 데이터버스(35)로부터 k개의 데이터라인 분의 데이터를 입력하게 된다. 아울러, 제2 데이터 구동 IC 칩(34B)은 k개의 데이터라인 분의 데이터가 입력된 후에 데이터 캐리 펄스(DCP)를 제3 데이터 구동 IC 칩(34C)에 공급하게 된다. 제2 데이터 구동 IC 칩(34B)에 직렬 접속되어진 제3 내지 제8 데이터 구동 IC 칩들(34C내지34H)은 순차적으로 제2 데이터 구동 IC 칩(34B)과 동일하게 구동되어 각각 k개의 데이터라인 분의 데이터를 입력하게 된다. 또한, 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H) 각각은 출력 인에이블 신호(OE)가 인가될 때에 k개의 데이터라인들(DL1내지DLn) 각각에 데이터신호를 공급하게 된다. 데이터라인들 각각에 공급되는 데이터신호는 데이터 구동 IC 칩들(34A내지34H)에서 데이터가 아날로그 형태로 변환됨과 아울러 보정됨에 의하여 생성되게 된다.Referring to FIG. 8, gate driving IC chips 32A to 32E for driving the scanning wiring GL of the liquid crystal panel 30, and data driving IC for driving the signal wiring DL of the liquid crystal panel 30. A liquid crystal panel driver according to an exemplary embodiment of the present invention having chips 34A to 34H is illustrated. The scanning line GL includes a plurality of scanning lines, for example m scanning lines GL1 to GLm, and each of the scanning lines GL1 to GLm includes a plurality of thin film transistors (not shown). Gate electrodes are connected. The gate driving IC chips 32A and 32B divide and drive the plurality of scanning lines GL1 to GLm. In detail, the first gate driving IC chip 32A is applied to the first to m / 5th scanning lines GL1 to GLm / 5 when the gate start pulse GSP is supplied through the gate carry line 31. The scanning signals are sequentially supplied. Then, the first to m / 5th scanning lines GL1 to GLm / 5 are sequentially driven by the scanning signals sequentially supplied from the first gate driving IC chip 32A. In addition, the first gate driver IC chip 32A applies a specific logic gate carry pulse GCP to the carry terminal of the second gate driver IC chip 32B when the m / 5th scanning line GLm / 5 is driven. Will be supplied. The second gate driver IC chip 32B may receive the m / 5 + 1 th to 2m / 5th scanning lines GLm / 5 + 1 in response to the gate carry pulse GCP from the first gate driver IC chip 32A. To GL2m / 5) to sequentially supply scanning signals. By the scanning signals sequentially supplied from the second gate driver IC chip 32B, the m / 2 + 1 to 2m / 5th scanning lines GLm / 2 + 1 to GL2m / 5 are sequentially driven. . In addition, the second gate driver IC chip 32B generates a gate carry pulse GCP similarly to the first gate driver IC chip 32A after the 2m / 5th scanning line GL2m / 5 is driven to generate a third gate. It supplies to the drive IC chip 32C. Similar to the second gate driver IC chip 32B, the third to fifth gate driver IC chips 32C to 32E may scan m / 5 scan lines GL2m / 5 + 1 in response to a carry pulse GCP. To GLm) in sequence. On the other hand, the signal line DL is composed of a plurality of data lines, for example n data lines DL1 to DLn, which are intersected with the scanning lines GL1 to GLm and are arranged side by side. Source terminals of the plurality of thin film transistors are connected to each of the plurality of data lines DL1 to DLn. These data lines DL1 to DLn are divided and driven by k by the data driving IC chips 34A to 34H. That is, k data lines DL1 to DLk arranged in the first region of the liquid crystal panel 30 are driven by the first data driver IC chip 34A, and the second to eighth portions of the liquid crystal panel 30 are controlled. K data lines included in each of the regions (DLk + 1 to DL2k, DL2k + 1 to DL3k, DL3k + 1 to DL4k, DL4k + 1 to DL5k, DL5k + 1 to DL6k, DL6k + 1 to DL7k, DL7k) +1 to DLn are driven by each of the second to eighth data driving IC chips 34B to 34H. The first to eighth data driver IC chips 34A to 34H sequentially input data for k data lines from the data bus 35. To this end, the first to eighth data driving IC chips 34A to 34H are connected in series with the data start line 33 and in parallel with the data bus 35 and the clock line 37. Data supplied to the first to eighth data driver IC chips 34A to 34H through the data bus 35 is synchronized with the data clock DCLK on the clock line 37. The data input process of the first to eighth data driver IC chips 34A to 34H will be described in detail. When the data start pulse DSP is applied from the data start line 33, the first data driver IC chip 34A is applied. Data for k data lines is input from the data bus 35 in accordance with the data clock DCLK from the clock line 37. When data for k data lines is input, the first data driver IC chip 34A generates a data carry pulse DCP and supplies the data carry pulse DCP to the second data driver IC chip 34B. do. The second data driver IC chip 34B uses the data clock DCLK from the clock line 37 when the data carry pulse DCP is applied from the first data driver IC chip 34A. Data for k data lines is input from the input. In addition, the second data driver IC chip 34B supplies the data carry pulse DCP to the third data driver IC chip 34C after data for k data lines is input. The third to eighth data driver IC chips 34C to 34H connected in series to the second data driver IC chip 34B are sequentially driven in the same manner as the second data driver IC chip 34B, so that each of k data lines is divided. Enter the data of. Each of the first to eighth data driver IC chips 34A to 34H supplies a data signal to each of the k data lines DL1 to DLn when the output enable signal OE is applied. The data signal supplied to each of the data lines is generated by the data driving IC chips 34A to 34H being converted into analog form and corrected.
또한, 액정패널 구동장치에는 제1 데이터 구동 IC 칩(34A)에 접속되어진 인에이블 라인(39)에 병렬 접속되어진 제1 내지 제7 폭신장기들(38A내지38G)이 추가로 포함되어 있다. 제1 폭신장기(38A)는 인에이블 라인(39)으로부터의 도9 에서와 같은 출력 인에이블 신호(OE)의 폭을 제1 소정 기간만큼 신장시키고 도9 에서와 같이 신장되어진 출력 인에이블 신호(이하 '1차 신장된 출력 인에이블 신호(EOE1)'라 함)를 제2 데이터 구동 IC 칩(34B)에 공급하게 된다. 제2 폭신장기(38B)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제2 소정 기간만큼 신장시키고 도9 에서와 같이 제2 소정기간만큼 신장되어진 출력 인에이블 신호(이하 '2차 신장된 출력 인에이블 신호(EOE2)'라 함)를 제3 데이터 구동 IC 칩(34C)에 공급하게 된다. 제3 폭신장기(38C)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제3 소정 기간만큼 신장시키고 도9 에서와 같이 제3 소정 기간만큼 신장되어진 출력 인에이블 신호(이하 '3차 신장된 출력 인에이블 신호(EOE3)'라 함)를 제4 데이터 구동 IC 칩(34D)에 공급하게 된다. 제4 폭신장기(38D)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제4 소정 기간만큼 신장시키고 도9 에서와 같이 제4 소정 기간만큼 신장되어진 출력 인에이블 신호(이하 '4차 신장된 출력 인에이블 신호(EOE4)'라 함)를 제5 데이터 구동 IC 칩(34E)에 공급하게 된다. 제5 폭신장기(38E)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제5 소정 기간만큼 신장시키고 도9 에서와 같이 제5 소정 기간만큼 신장되어진 출력 인에이블 신호(이하 '5차 신장된 출력 인에이블 신호(EOE5)'라 함)를 제6 데이터 구동 IC 칩(34F)에 공급하게 된다. 제6 폭신장기(38F)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제6 소정 기간만큼 신장시키고 도9 에서와 같이 제6 소정 기간만큼 신장되어진 출력 인에이블 신호(이하 '6차 신장된 출력 인에이블 신호(EOE6)'라 함)를 제7 데이터 구동 IC 칩(34G)에 공급하게 된다. 제7 폭신장기(38G)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)를 제7 소정 기간만큼 신장시키고 도9 에서와 같이 제7 소정 기간만큼 신장되어진 출력 인에이블 신호(이하 '7차 신장된 출력 인에이블 신호(EOE7)'라 함)를 제8 데이터 구동 IC 칩(34H)에 공급하게 된다. 이들 제1 내지 제7 폭신장기들(38A내지38G)에 의하여 일정한 기간 만큼씩 길어진 폭을 가지게 되는 8개의 출력 인에이블 신호들(OE, EOE1내지EOE7)이 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)에 각각 공급되게 된다. 이들 8개의 출력 인에이블 신호들(OE, DOE1내지DOE7) 각각에 응답하는 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H) 각각은 출력 인에이블 신호들 각각의 폭에 해당하는 기간동안 k개씩의 데이터신호를 출력하게 된다. 다시 말하여, 제1 데이터 구동 IC 칩(34A)은 출력 인에이블 신호(OE)의 폭에 해당하는 기간동안 k개의 데이터신호를 액정패널(30) 상의 k개의 데이터라인들(DL1내지DLk)에 공급하게 된다. 제2 내지 제8 데이터 구동 IC 칩들(34B내지34H) 각각은 출력 인에이블신호(OE)의 폭 보다 일정한 폭씩 점진적으로 커진 폭에 해당하는 기간동안 k개의 데이터신호를 액정패널(30) 상의 k개의 데이터라인(DLk+1내지DLn)에 공급하게 된다. 제1 내지 제7 폭신장기들(38A내지38G) 각각에 의해 신장되는 폭은 게이트라인을 통해 전송되는 스캐닝신호가 k개의 데이터라인들이 배열되어진 거리를 통과하는 기간에 해당하게끔 설정되게 된다. 이에 따라, 스캐닝라인(GL)의 시점 (즉 제1 영역의 시작부)으로부터 스캐닝라인(GL)의 종점(즉, 제6 영역의 종료부)까지 전달되는 스캐닝신호가 지연되더라도 데이터신호들이 데이터라인들(DL)에 정확하게 공급되게 된다. 이 결과, 액정패널(30)에 포함되어진 액정셀들(도시하지 않음) 각각에는 정확한 데이터신호가 공급되게 되고, 나아가 액정패널(30)에 표시되는 화상이 왜곡되지 않게 된다. 제1 내지 제7 폭신장기들(38A내지38G)은 단안정 멀티 바이브레이터(Mono stable multivibrator)를 이용하여 출력 인에이블신호의 폭을 신장시킬 수 있다.In addition, the liquid crystal panel driver further includes first to seventh extension devices 38A to 38G connected in parallel to the enable line 39 connected to the first data driver IC chip 34A. The first wider 38A extends the width of the output enable signal OE as shown in FIG. 9 from the enable line 39 by a first predetermined period and expands the output enable signal (as shown in FIG. 9). Hereinafter, the first extended output enable signal EOE1 is supplied to the second data driver IC chip 34B. The second thickener 38B extends the output enable signal OE from the enable line 39 by a second predetermined period and as shown in FIG. 9, the output enable signal (hereinafter, ' The second extended output enable signal EOE2 'is supplied to the third data driver IC chip 34C. The third thickener 38C extends the output enable signal OE from the enable line 39 by a third predetermined period, and as shown in FIG. 9, the output enable signal (hereinafter, ' The third extended output enable signal EOE3 'is supplied to the fourth data driver IC chip 34D. The fourth thickener 38D extends the output enable signal OE from the enable line 39 by a fourth predetermined period, and as shown in FIG. 9, the output enable signal (hereinafter, ' The fourth extended output enable signal EOE4 'is supplied to the fifth data driver IC chip 34E. The fifth thickener 38E extends the output enable signal OE from the enable line 39 by a fifth predetermined period, and as shown in FIG. 9, the output enable signal (hereinafter, ' The fifth extended output enable signal EOE5 'is supplied to the sixth data driver IC chip 34F. The sixth thicker 38F extends the output enable signal OE from the enable line 39 by a sixth predetermined period and as shown in FIG. 9, the output enable signal (hereinafter, ' The sixth extended output enable signal EOE6 'is supplied to the seventh data driver IC chip 34G. The seventh thicker 38G extends the output enable signal OE from the enable line 39 by a seventh predetermined period and as shown in FIG. 9, the output enable signal (hereinafter, referred to as '7'). The seventh extended output enable signal EOE7 'is supplied to the eighth data driver IC chip 34H. Eight output enable signals OE and EOE1 to EOE7 having a width that is extended by a predetermined period by the first to seventh long length devices 38A to 38G are provided with the first to eighth data driving IC chips ( 34A to 34H). Each of the first to eighth data driving IC chips 34A to 34H responsive to each of these eight output enable signals OE, DOE1 to DOE7 is k for a period corresponding to the width of each of the output enable signals. Outputs a data signal. In other words, the first data driver IC chip 34A may transmit k data signals to k data lines DL1 to DLk on the liquid crystal panel 30 for a period corresponding to the width of the output enable signal OE. Will be supplied. Each of the second to eighth data driver IC chips 34B to 34H receives k data signals on the liquid crystal panel 30 during a period corresponding to a width gradually increased by a predetermined width than the width of the output enable signal OE. It is supplied to the data lines DLk + 1 to DLn. The width extended by each of the first to seventh width extenders 38A to 38G is set to correspond to a period in which the scanning signal transmitted through the gate line passes through the distance in which k data lines are arranged. Accordingly, even when the scanning signal transmitted from the starting point of the scanning line GL (that is, the beginning of the first region) to the end point of the scanning line GL (that is, the ending of the sixth region) is delayed, the data signals are transferred to the data line. It is supplied correctly to the field DL. As a result, an accurate data signal is supplied to each of the liquid crystal cells (not shown) included in the liquid crystal panel 30, and the image displayed on the liquid crystal panel 30 is not distorted. The first to seventh width extenders 38A to 38G may increase the width of the output enable signal using a mono stable multivibrator.
도10 에는 본 발명의 다른 실시 예에 따른 액정패널 구동장치가 도시되어 있다. 도10 에 도시된 액정패널 구동장치는 도8 에서의 제1 내지 제7 폭신장기들(38A내지38G)이 하나의 폭신장기(38)로 대치됨과 아울러 인에이블 라인(39)이 제1 내지 제7 데이터 구동 IC 칩들(34A내지34G)에 공통적으로 접속되어진 회로구성을 가진다. 이 폭신장기(38)는 인에이블 라인(39)으로부터의 출력 인에이블 신호(OE)의 폭을 스캐닝라인(GL)에서의 스캐닝신호의 지연시간에 해당하는 폭 만큼 신장시키고 그 신장되어진 출력 인에이블 신호를 제8 데이터 구동 IC 칩(34H)에 공급하게 된다. 이에 따라, 제1 내지 제7 데이터 구동 IC칩들(34A내지34G) 모두는 출력 인에이블 신호의 인에이블 기간에 k개씩의 데이터신호들을 액정패널(30)에 공급하게 되는 반면에 제8 데이터 구동 IC 칩(34H)은 출력 인에이블신호(OE)의 인에이블 기간 보다 게이트라인(GL)에서의 지연시간 만큼 긴 시간동안 k개의 데이터신호들을 액정패널(30)에 공급하게 된다. 이러한 동작에 의해, 액정패널(30)에 포함되어진 액정셀들 각각에는 데이터신호가 정확하게 인가되게 된다. 이 결과, 액정패널(30)에 표시되는 화상은 왜곡되지 않게 된다. 이러한 회로 구성을 갖는 본 발명의 다른 실시 예에 따른 액정패널 구동장치는 도8 에서의 액정패널 구동장치에 비하여 회로구성을 간소화 할 수 있다는 장점을 가지게 된다.10 illustrates a liquid crystal panel driving apparatus according to another embodiment of the present invention. In the liquid crystal panel driver shown in FIG. 10, the first to seventh width extenders 38A to 38G in FIG. 8 are replaced by one width extender 38, and the enable line 39 is first to first. 7 has a circuit configuration commonly connected to the data driving IC chips 34A to 34G. The expander 38 extends the width of the output enable signal OE from the enable line 39 by a width corresponding to the delay time of the scanning signal in the scanning line GL, and the extended output enable. The signal is supplied to the eighth data driver IC chip 34H. Accordingly, all of the first to seventh data driver IC chips 34A to 34G supply the k data signals to the liquid crystal panel 30 during the enable period of the output enable signal, while the eighth data driver IC is used. The chip 34H supplies k data signals to the liquid crystal panel 30 for a time longer than the enable period of the output enable signal OE by a delay time at the gate line GL. By this operation, a data signal is correctly applied to each of the liquid crystal cells included in the liquid crystal panel 30. As a result, the image displayed on the liquid crystal panel 30 is not distorted. The liquid crystal panel driving apparatus according to another embodiment of the present invention having such a circuit configuration has an advantage that the circuit configuration can be simplified as compared to the liquid crystal panel driving apparatus of FIG. 8.
도11 을 참조하면, 본 발명의 또 다른 실시 예에 따른 액정패널 구동장치가 도시되어 있다. 도11 에 도시된 바와 같이, 액정패널 구동장치는 액정패널(30)의 스캐닝배선(GL)을 구동하기 위한 게이트 구동 IC 칩들(32A내지32E)과, 액정패널(30)의 신호배선(DL)을 구동하기 위한 데이터 구동 IC 칩들(34A내지34H)을 구비한다. 스캐닝배선(GL)은 다수의 스캐닝라인들, 예를 들면, m개의 스캐닝라인(GL1내지GLm)들을 구비하며, 이들 스캐닝 라인들(GL1내지GLm) 각각에는 다수의 박막 트랜지스터들(도시하지 않음)의 게이트전극들이 접속되게 된다. 게이트 구동 IC 칩들(32A내지32E)은 다수의 스캐닝라인들(GL1내지GLm)을 분할·구동하게 된다. 이를 상세히 하면, 제1 게이트 구동 IC 칩(32A)은 게이트 캐리 라인(31)을 통해 게이트 스타트 펄스(GSP)가 공급된 때 첫 번째 내지 m/5 번째 스캐닝라인들(GL1내지GLm/5)에 게이트신호를 순차적으로 공급하게 된다. 그러면 첫 번째 내지 m/5 번째 스캐닝라인들(GL1내지GLm/5)은 제1 게이트 구동 IC 칩(32A)으로부터 순차적으로 공급되는 스캐닝신호에 의해 순차적으로 구동되게 된다. 아울러, 제1 게이트 구동 IC 칩(32A)은 m/5번째 스캐닝라인(GLm/5)이 구동된 때에 제2 게이트 구동 IC 칩(32B)의 캐리단자에 특정논리의 게이트 캐리 펄스(GCP)를 공급하게 된다. 제2 게이트 구동 IC 칩(32B)은 제1 게이트 구동 IC 칩(32A)으로부터의 게이트 캐리 펄스(GCP)에 응답하여 m/5+1번째 내지 2m/5번째 스캐닝라인들(GLm/5+1내지GL2m/5)에 스캐닝신호를 순차적으로 공급하게 된다. 제2 게이트 구동 IC 칩(32B)으로부터 순차적으로 공급되는 스캐닝신호에 의해, m/5+1번째 내지 2m/5번째 스캐닝라인들(GLm/2+1내지GL2m/5)은 순차적으로 구동되게 된다. 또한, 제2 게이트 구동 IC 칩(32B)은 2m/5 번째 스캐닝 라인(GL2m/5)이 구동 된 후에 제1 게이트 구동 IC 칩(32A)과 마찬가지로 게이트 캐리 펄스(GCP)를 발생하여 제3 게이트 구동 IC 칩(32C)에 공급하게 된다. 제2 게이트 구동 IC 칩(32B)과 동일하게, 제3 내지 제5 게이트 구동 IC 칩들(32C내지32E)은 캐리 펄스(GCP)에 응답하여 m/5개씩의 스캐닝라인들(GL2m/5+1내지GLm)을 순차적으로 구동하게 된다. 한편, 신호배선(DL)은 스캐닝라인들(GL1내지GLm)과 교차됨과 아울러 나란하게 배열되어진 다수의 데이터라인들, 예를 들면, n개의 데이터라인들(DL1내지DLn)로 구성되게 된다. 이들 다수의 데이터라인들(DL1내지DLn) 각각에는 다수의 박막 트랜지스터들의 소오스단자들이 접속되게 된다. 이들 데이터라인들(DL1내지DLn)은 데이터 구동 IC 칩들(34A내지34H)에 의해 k개씩 분할·구동되게 된다. 즉, 액정패널(30)의 제1 영역 내에 배열되어진 k개의 데이터라인들(DL1내지DLk)은 제1 데이터 구동 IC 칩(34A)에 의해 구동되고, 액정패널(30)의 제2 내지 제8 영역들 각각에 포함되어진 k개씩의 데이터라인들(DLk+1내지DL2k, DL2k+1내지DL3k, DL3k+1내지DL4k, DL4k+1내지DL5k, DL5k+1내지DL6k, DL6k+1내지DL7k, DL7k+1내지DLn)은 제2 내지 제8 데이터 구동 IC 칩들(34B내지34H) 각각에 의해 구동되게 된다. 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)은 데이터버스(35)로부터 k개의 데이터라인분씩의 데이터를 순차적으로 입력하게 된다. 이를 위하여, 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)은 데이터 스타트 라인(33)에 직렬 접속됨과 아울러 데이터버스(35) 및 클럭라인(37)에 병렬 접속되게 된다. 데이터버스(35)를 통해 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)에 공급되는 데이터는 클럭라인(37)상의 데이터 클럭(DCLK)에 동기 된다.Referring to FIG. 11, a liquid crystal panel driving apparatus according to another embodiment of the present invention is shown. As shown in FIG. 11, the liquid crystal panel driver includes gate driving IC chips 32A to 32E for driving the scanning wiring GL of the liquid crystal panel 30, and the signal wiring DL of the liquid crystal panel 30. As shown in FIG. Data driving IC chips 34A to 34H to drive the < RTI ID = 0.0 > The scanning line GL includes a plurality of scanning lines, for example m scanning lines GL1 to GLm, and each of the scanning lines GL1 to GLm includes a plurality of thin film transistors (not shown). Gate electrodes are connected. The gate driving IC chips 32A to 32E divide and drive the plurality of scanning lines GL1 to GLm. In detail, the first gate driving IC chip 32A is applied to the first to m / 5th scanning lines GL1 to GLm / 5 when the gate start pulse GSP is supplied through the gate carry line 31. The gate signal is sequentially supplied. Then, the first to m / 5th scanning lines GL1 to GLm / 5 are sequentially driven by the scanning signals sequentially supplied from the first gate driving IC chip 32A. In addition, the first gate driver IC chip 32A applies a specific logic gate carry pulse GCP to the carry terminal of the second gate driver IC chip 32B when the m / 5th scanning line GLm / 5 is driven. Will be supplied. The second gate driver IC chip 32B may receive the m / 5 + 1 th to 2m / 5th scanning lines GLm / 5 + 1 in response to the gate carry pulse GCP from the first gate driver IC chip 32A. To GL2m / 5) to sequentially supply scanning signals. By the scanning signals sequentially supplied from the second gate driving IC chip 32B, the m / 5 + 1 th to 2 m / 5 th scanning lines GLm / 2 + 1 to GL2m / 5 are sequentially driven. . In addition, the second gate driver IC chip 32B generates a gate carry pulse GCP similarly to the first gate driver IC chip 32A after the 2m / 5th scanning line GL2m / 5 is driven to generate a third gate. It supplies to the drive IC chip 32C. Similar to the second gate driver IC chip 32B, the third to fifth gate driver IC chips 32C to 32E may scan m / 5 scan lines GL2m / 5 + 1 in response to a carry pulse GCP. To GLm) in sequence. On the other hand, the signal line DL is composed of a plurality of data lines, for example n data lines DL1 to DLn, which are intersected with the scanning lines GL1 to GLm and are arranged side by side. Source terminals of the plurality of thin film transistors are connected to each of the plurality of data lines DL1 to DLn. These data lines DL1 to DLn are divided and driven by k by the data driving IC chips 34A to 34H. That is, k data lines DL1 to DLk arranged in the first region of the liquid crystal panel 30 are driven by the first data driver IC chip 34A, and the second to eighth portions of the liquid crystal panel 30 are controlled. K data lines included in each of the regions (DLk + 1 to DL2k, DL2k + 1 to DL3k, DL3k + 1 to DL4k, DL4k + 1 to DL5k, DL5k + 1 to DL6k, DL6k + 1 to DL7k, DL7k) +1 to DLn are driven by each of the second to eighth data driving IC chips 34B to 34H. The first to eighth data driver IC chips 34A to 34H sequentially input data for k data lines from the data bus 35. To this end, the first to eighth data driving IC chips 34A to 34H are connected in series with the data start line 33 and in parallel with the data bus 35 and the clock line 37. Data supplied to the first to eighth data driver IC chips 34A to 34H through the data bus 35 is synchronized with the data clock DCLK on the clock line 37.
제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)의 데이터 입력과정을 상세히 설명하면, 제1 데이터 구동 IC 칩(34A)은 데이터 스타트 라인(33)으로부터 데이터 스타트 펄스(DSP)가 인가된 때에 클럭라인(37)으로부터의 데이터클럭(DCLK)에 맞추어 데이터버스(35)로부터 k개의 데이터라인분의 데이터를 입력하게 된다. k개의 데이터라인분의 데이터가 입력된 때에 제1 데이터 구동 IC 칩(34A)은 데이터 캐리 펄스(DCP)를 발생하고 그 데이터 캐리 펄스(DCP)를 제2 데이터 구동 IC 칩(34B)에 공급하게 된다. 제2 데이터 구동 IC 칩(34B)은 제1 데이터 구동 IC 칩(34A)으로부터 데이터 캐리 펄스(DCP)가 인가된 때에 클럭라인(37)으로부터의 데이터클럭(DCLK)에 응답하여 데이터버스(35)로부터 k개의 데이터라인분의 데이터를 입력하게 된다. 아울러, 제2 데이터 구동 IC 칩(34B)은 k개의 데이터라인분의데이터가 입력된 후에 데이터 캐리 펄스(DCP)를 제3 데이터 구동 IC 칩(34C)에 공급하게 된다. 제2 데이터 구동 IC 칩(34B)에 직렬 접속되어진 제3 내지 제8 데이터 구동 IC 칩들(34C내지34H)은 순차적으로 제2 데이터 구동 IC 칩(34B)과 동일하게 구동되어 각각 k개의 데이터라인 분의 데이터를 입력하게 된다. 또한, 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H) 각각은 출력 인에이블 신호(OE)가 인가될 때에 k개의 데이터라인들(DL1내지DLn) 각각에 데이터신호를 공급하게 된다. 데이터라인들 각각에 공급되는 데이터신호는 데이터 구동 IC 칩들(34A내지34H)에서 데이터가 아날로그 형태로 변환됨과 아울러 보정됨에 의하여 생성되게 된다.The data input process of the first to eighth data driver IC chips 34A to 34H will be described in detail. When the data start pulse DSP is applied from the data start line 33, the first data driver IC chip 34A is applied. The data of k data lines is input from the data bus 35 in accordance with the data clock DCLK from the clock line 37. When data for k data lines is input, the first data driver IC chip 34A generates a data carry pulse DCP and supplies the data carry pulse DCP to the second data driver IC chip 34B. do. The second data driver IC chip 34B responds to the data bus 35 in response to the data clock DCLK from the clock line 37 when the data carry pulse DCP is applied from the first data driver IC chip 34A. Data for k data lines is input from the input. In addition, the second data driver IC chip 34B supplies the data carry pulse DCP to the third data driver IC chip 34C after data for k data lines is input. The third to eighth data driver IC chips 34C to 34H connected in series to the second data driver IC chip 34B are sequentially driven in the same manner as the second data driver IC chip 34B, so that each of k data lines is divided. Enter the data of. Each of the first to eighth data driver IC chips 34A to 34H supplies a data signal to each of the k data lines DL1 to DLn when the output enable signal OE is applied. The data signal supplied to each of the data lines is generated by the data driving IC chips 34A to 34H being converted into analog form and corrected.
액정패널 구동장치는 제1 내지 제8 데이터 구동 IC 칩들(34A 내지 34H)에 접속되어진 제1 출력 제어기(40)와, 제1 내지 제5 게이트 구동 IC 칩들(32A내지32E)에 접속된 제2 출력 제어기(42)를 추가로 구비한다. 제1 출력 제어기(40)는 도12 에 도시된 바와 같은 제1 내지 제8 데이터 출력 인에이블 신호(DOE1내지DOE8)를 발생한다. 제2 데이터 출력 인에이블 신호(DOE2)는 제1 데이터 출력 인에이블 신호(DOE1) 보다 소정 기간 큰 폭을 갖는다. 또한, 제3 내지 제8 데이터 출력 인에이블 신호들(DOE3내지DOE8)은 각각 제2 내지 제7 데이터 출력 인에이블 신호들(DOE2내지DOE7) 보다 일정기간 큰 폭을 갖게 된다. 일정기간씩 커지는 폭을 갖는 8개의 데이터 출력 인에이블 신호들(DOE1내지DOE8)은 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H)에 각각 공급되게 된다. 제1 내지 제8 데이터 출력 인에이블 신호들(DOE1내지DOE8) 각각에 응답하는 제1 내지 제8 데이터 구동 IC 칩들(34A내지34H) 각각은 데이터 출력 인에이블 신호(DOE1내지DOE8)의 폭에 해당하는 기간동안에 k개씩의 데이터 신호들을 출력한다. 다시 말하자면, 제1 데이터 구동 IC 칩(34A)은 제1 데이터 출력 인에이블 신호(DOE1)의 폭에 해당하는 기간동안 액정패널(30) 상의 k개의 데이터라인들(DL1내지DLk)에 k개의 데이터신호를 공급한다. 제2 내지 제8 데이터 구동 IC 칩들(34B내지34H)도 제1 데이터 출력 인에이블 신호(DOE1)의 폭에 비하여 일정한 폭씩 점진적으로 커지는 폭에 해당하는 기간동안 액정패널(30) 상의 k개의 데이터라인들(DLk+1내지DLn)에 k개의 데이터신호를 각각 공급한다. 소정시간은 스캐닝라인 상에서 전송되는 스캐닝신호가 k개의 데이터라인들이 배열되어진 거리를 통과하는 시간에 상응하게끔 설정된다. 따라서, 스캐닝라인(GL)의 시작점 (즉, 제1 영역의 시작부)으로부터 스캐닝라인(GL)의 종료점 (즉, 제8 영역의 끝부분)으로 전송되는 스캐닝신호가 지연되더라도, 데이터 신호들은 데이터 라인들에 정확하게 전송되게 된다. 그 결과, 정확한 데이터 신호가 액정패널(30)에 포함되어진 각 액정셀(도시하지 않음)에 공급되므로, 액정패널(30) 상에 표시된 화상이 왜곡되지 않게 된다. 제1 내지 제8 데이터 출력 인에이블 신호들(DOE1 내지 DOE8)을 발생하기 위하여, 제1 출력 제어기(40)는 도8 에 도시된 바와 같은 제1 내지 제7 폭신장기들(38A내지38G)로 구성될 수 있다.The liquid crystal panel driver includes a first output controller 40 connected to the first to eighth data driver IC chips 34A to 34H, and a second connected to the first to fifth gate driver IC chips 32A to 32E. An output controller 42 is further provided. The first output controller 40 generates the first to eighth data output enable signals DOE1 to DOE8 as shown in FIG. The second data output enable signal DOE2 has a width greater than the first data output enable signal DOE1 for a predetermined period. In addition, the third to eighth data output enable signals DOE3 to DOE8 have a larger width than the second to seventh data output enable signals DOE2 to DOE7, respectively. Eight data output enable signals DOE1 to DOE8 having a width that is increased by a predetermined period are supplied to the first to eighth data driving IC chips 34A to 34H, respectively. Each of the first to eighth data driver IC chips 34A to 34H corresponding to each of the first to eighth data output enable signals DOE1 to DOE8 corresponds to the width of the data output enable signals DOE1 to DOE8. K data signals are outputted during the operation. In other words, the first data driver IC chip 34A may have k data on k data lines DL1 to DLk on the liquid crystal panel 30 for a period corresponding to the width of the first data output enable signal DOE1. Supply the signal. K data lines on the liquid crystal panel 30 for a period corresponding to a width gradually increasing by a predetermined width relative to the width of the first data output enable signal DOE1 also in the second to eighth data driving IC chips 34B to 34H. K data signals are supplied to each of the signals DLk + 1 to DLn. The predetermined time is set to correspond to the time when the scanning signal transmitted on the scanning line passes the distance in which k data lines are arranged. Therefore, even if the scanning signal transmitted from the start point of the scanning line GL (that is, the beginning of the first area) to the end point of the scanning line GL (that is, the end of the eighth area) is delayed, the data signals are not transmitted. Will be sent correctly on the lines. As a result, since the correct data signal is supplied to each liquid crystal cell (not shown) included in the liquid crystal panel 30, the image displayed on the liquid crystal panel 30 is not distorted. In order to generate the first to eighth data output enable signals DOE1 to DOE8, the first output controller 40 is routed to the first to seventh wider devices 38A to 38G as shown in FIG. Can be configured.
한편, 제2 출력 제어기(42)는 제1 동기라인(41)으로부터의 수직동기신호(VS), 제2 동기라인(43)으로부터의 수평동기신호(HS) 및 클럭라인(45)으로부터의 클럭신호(CLK)에 응답한다. 제2 출력 제어기(42)는 도13 에 도시된 바와 같은 게이트 출력 인에이블 신호(GOE)를 발생하고 그 게이트 출력 인에이블 신호(GOE)를 제1 내지 제5 게이트 구동 IC 칩들(32A내지32E)에 공급한다. 게이트 출력 인에이블 신호(GOE)는 하나의 수직동기기간 동안에 매 수평동기기간 마다 일정 기간씩 점진적으로 커지는 인에이블 폭(즉, 로우논리구간)을 가진다. 제2 출력 제어기(42)로부터의 게이트 출력 인에이블 신호(GOE)에 공통적으로 응답하는 제1 내지 제5 게이트 구동 IC 칩들(32A내지32E)은 도14 에 도시된 바와 같이 일정 기간씩 점진적으로 넓어지는 폭들을 각각 가지는 m개의 스캐닝 신호들(GSS1 내지 GSSm)을 발생한다. m개의 스캐닝 신호들(GSS1내지GSSm)은 m개의 스캐닝라인들(GL1내지GLm)에 공급되어 하나의 데이터 라인(DL)에 접속된 액정셀들의 신호충전기간들이 도15 에 도시된 타이밍 신호들(CSS1내지CSSm)과 같이 일정기간씩 점진적으로 커진다. 일정기간은 데이터라인 상에서 전송되는 데이터신호가 두 개의 스캐닝라인들이 배열되어진 거리를 통과하는 시간에 상응하게끔 설정되게 된다. 따라서, 데이터라인의 시점(즉, 상단부)으로부터 데이터라인(DL)의 종점(즉, 하단부)으로 전송되는 데이터신호가 지연되더라도, 데이터 신호들이 액정패널(30) 상의 액정셀들에 정확하게 공급되게 된다. 아울러, 액정패널(30) 상의 액정셀들의 충전시간이 균일하게 된다. 그 결과, 정확한 데이터 신호가 액정패널(30)에 포함된 각 액정셀들에 공급되게 되므로, 액정패널(30) 상에 표시된 화상이 왜곡되지 않게 된다.On the other hand, the second output controller 42 has the vertical synchronizing signal VS from the first synchronizing line 41, the horizontal synchronizing signal HS from the second synchronizing line 43, and the clock from the clock line 45. Respond to signal CLK. The second output controller 42 generates the gate output enable signal GOE as shown in FIG. 13 and transmits the gate output enable signal GOE to the first to fifth gate driving IC chips 32A to 32E. To feed. The gate output enable signal GOE has an enable width (i.e., low logic interval) that gradually increases by a certain period every horizontal synchronization period during one vertical synchronization period. The first to fifth gate driver IC chips 32A to 32E, which are commonly responsive to the gate output enable signal GOE from the second output controller 42, are gradually widened by periods as shown in FIG. Generates m scanning signals GSS1 to GSSm each having lost widths. The m scanning signals GSS1 to GSSm are supplied to the m scanning lines GL1 to GLm so that the signal charging periods of the liquid crystal cells connected to one data line DL are the timing signals shown in FIG. It gradually grows over a period of time, such as CSS1 to CSSm). The predetermined period of time is set to correspond to the time when the data signal transmitted on the data line passes the distance in which the two scanning lines are arranged. Therefore, even if the data signal transmitted from the start point (ie, the upper end) of the data line to the end point (ie, the lower end) of the data line DL is delayed, the data signals are correctly supplied to the liquid crystal cells on the liquid crystal panel 30. . In addition, the charging time of the liquid crystal cells on the liquid crystal panel 30 becomes uniform. As a result, since the correct data signal is supplied to each of the liquid crystal cells included in the liquid crystal panel 30, the image displayed on the liquid crystal panel 30 is not distorted.
이는 1024개의 데이터라인들과 768개의 스캐닝라인들을 갖는 액정패널에 대한 시뮬레이션을 통해 확인할 수 있었다. 이 시뮬레이션에 있어서, 768개의 스캐닝라인들을 8개의 그룹으로 나누어짐과 아울러 1024개의 데이터라인들도 8개의 그룹으로 나누어지게 된다. 다시 말하여, 1024 ×768 화소를 갖는 액정패널은 도16에 도시된 바와 같이 8 ×8의 블록으로 나누어지게 된다. 스캐닝신호는 스캐닝 라인 그룹에 따라 다른 폭을 갖게 된다. 이를 상세히 하면, 스캐닝신호는 도17 에 도시된 바와 같이 스캐닝라인의 그룹이 위쪽으로부터 아래쪽으로 갈수록 1 수평동기신호의 주기로부터 점진적으로 적어지는 폭을 갖게 된다. 이 때, 게이트 출력 인에이블신호의 디스에이블 기간(즉, 하이논리구간)도 도17 에서와 같이 스캐닝라인의 그룹이 위에서 아래로 진행함에 따라 커지게 된다. 또한, 데이터신호는 데이터 라인 그룹에 따라 다른 폭을 가지게 된다. 이를 상세히 하면, 데이터신호는 도18에 도시된 바와 같이 데이터라인의 그룹이 우측으로부터 아래쪽으로 갈수록 점진적으로 적어지는 폭을 갖게 된다. 우측의 데이터라인 그룹에 인가되는 데이터신호는 1 수평동기신호의 주기에 근접하는 폭을 갖는다. 이 때, 데이터 출력 인에이블신호들의 디스에이블 기간(즉, 하이논리구간)도 도18 에서와 같이 데이터라인의 그룹이 우측에서 좌측으로 진행함에 따라 점진적으로 커진다. 이러한 스캐닝신호들과 데이터신호의 폭이 영역에 따라 점진적으로 변함에 따라, 액정패널 상의 8 ×8의 블록들 각각은 도19 에 도시된 바와 같이 스캐닝신호 및 데이터신호를 공급받게 된다. 도20A 내지 도20D 는 1, 3, 5 및 8 번째의 데이터라인의 그룹들에 인가되는 데이터 출력 인에이블신호의 디스에이블 기간을 각각 나타낸다. TDOE는 통상의 구동방법에 의해 생성되어진 데이터 출력 인에이블 신호를 나타내는 반면 PDOE는 본 발명에 따른 구동방법에 의해 생성되어진 데이터 출력 인에이블 신호를 나타낸다. 도20A 내지 도20D 를 통하여, 종래의 구동방법에 의해 생성되어진 데이터 출력 인에이블 신호의 디스에이블 기간이 데이터라인의 위치와 무관하게 일정한반면에 본 발명의 구동방법에 의해 생성되어진 데이터 출력 인에이블 신호(PDOE)의 디스에이블 기간은 데이터 라인이 좌측에서 우측으로 진행함에 따라 점진적으로 좁아지는 것을 알 수 있다. 도21A 내지 도21D 는 1, 3, 5 및 8 번째의 스캐닝라인의 그룹들에 인가되는 게이트 출력 인에이블신호의 디스에이블 기간을 각각 나타낸다. TGOE는 통상의 구동방법에 의해 생성되어진 게이트 출력 인에이블 신호를 나타내는 반면 PGOE는 본 발명에 따른 구동방법에 의해 생성되어진 게이트 출력 인에이블 신호를 나타낸다. 도21A 내지 도21D 를 통하여, 종래의 구동방법에 의해 생성되어진 게이트 출력 인에이블 신호(TGOE)의 디스에이블 기간이 스캐닝라인의 위치와 무관하게 일정한 반면에 본 발명의 구동방법에 의해 생성되어진 게이트 출력 인에이블 신호(PGOE)의 디스에이블 기간은 스캐닝 라인이 위에서 아래쪽으로 진행함에 따라 점진적으로 커진다는 것을 알 수 있다. 이와 같이, 게이트 출력 인에이블 신호 및 데이터 출력 인에이블 신호의 폭들이 스캐닝라인 및 데이터라인의 위치들에 따라 변하게 됨으로써 액정패널 상의 4개의 코너 블록들 각각에는 도22A 내지 도22D 에서와 같은 스캐닝신호 및 데이터신호가 검출되게 된다. 도22A 는 액정패널의 우측 상단의 블록에서 검출되어진 스캐닝신호(GSS) 및 데이터신호(DS)를 도시하고, 도22B 는 액정패널의 좌측 하단의 블록에서 검출되어진 스캐닝신호(GSS) 및 데이터신호(DS)를 상세하게 나타낸다. 도22C 는 액정패널의 우측 상단의 블록에서 검출되어진 스캐닝신호(GSS) 및 데이터신호(DS)를 도시하고, 도22D 는 액정패널의 좌측 하단의 블록에서 검출되어진 스캐닝신호(GSS) 및 데이터신호(DS)를 상세하게 나타낸다. 도22A 내지 도22D 를 통하여, 스캐닝 및 데이터 신호들(GSS,DS)은액정패널(30) 상의 모든 액정셀들에서 동기되게 된다. 이에 따라, 데이터 신호는 액정패널(30)에 포함되어진 모든 액정셀들에 정확하게 공급된다. 아울러, 도22A 내지 도22D 는 액정패널 상의 모드 액정셀들의 충전시간이 균일하게 된다는 것을 나타낸다. 이 결과, 액정패널(30) 상에 표시된 화상은 왜곡되지 않게 된다.This can be confirmed through simulation of a liquid crystal panel having 1024 data lines and 768 scanning lines. In this simulation, 768 scanning lines are divided into eight groups, and 1024 data lines are divided into eight groups. In other words, the liquid crystal panel having 1024 x 768 pixels is divided into 8 x 8 blocks as shown in FIG. The scanning signal has a different width according to the scanning line group. In detail, the scanning signal has a width that gradually decreases from the period of one horizontal synchronizing signal as the group of scanning lines goes from top to bottom as shown in FIG. At this time, the disable period (i.e., the high logic section) of the gate output enable signal is also increased as the group of scanning lines moves from top to bottom as shown in FIG. In addition, the data signal has a different width according to the data line group. In detail, the data signal has a width in which the group of data lines gradually decreases from the right side to the bottom side as shown in FIG. The data signal applied to the right data line group has a width close to the period of one horizontal synchronization signal. At this time, the disable period (i.e., the high logic section) of the data output enable signals is gradually increased as the group of data lines progresses from right to left as shown in FIG. As the widths of the scanning signals and the data signals gradually change according to regions, each of the 8x8 blocks on the liquid crystal panel receives the scanning signals and the data signals as shown in FIG. 20A to 20D show the disable periods of the data output enable signal applied to the groups of the first, third, fifth and eighth data lines, respectively. TDOE represents a data output enable signal generated by a conventional driving method while PDOE represents a data output enable signal generated by a driving method according to the present invention. 20A to 20D, while the disable period of the data output enable signal generated by the conventional driving method is constant regardless of the position of the data line, the data output enable signal generated by the driving method of the present invention. It can be seen that the disable period of the PDOE gradually narrows as the data line progresses from left to right. 21A to 21D show the disable periods of the gate output enable signal applied to the groups of the first, third, fifth and eighth scanning lines, respectively. TGOE represents a gate output enable signal generated by a conventional driving method while PGOE represents a gate output enable signal generated by a driving method according to the present invention. 21A to 21D, while the disable period of the gate output enable signal TGOE generated by the conventional driving method is constant regardless of the position of the scanning line, the gate output generated by the driving method of the present invention. It can be seen that the disable period of the enable signal PGOE gradually increases as the scanning line goes from top to bottom. As such, the widths of the gate output enable signal and the data output enable signal are changed according to the positions of the scanning line and the data line, so that each of the four corner blocks on the liquid crystal panel includes the scanning signal as shown in FIGS. 22A to 22D and The data signal is detected. 22A shows a scanning signal GSS and a data signal DS detected in a block on the upper right side of the liquid crystal panel, and FIG. 22B shows a scanning signal GSS and a data signal (detected in a block on the lower left side of the liquid crystal panel. DS) is shown in detail. 22C shows a scanning signal GSS and a data signal DS detected in a block on the upper right side of the liquid crystal panel, and FIG. 22D shows a scanning signal GSS and a data signal (detected in a block on the lower left side of the liquid crystal panel. DS) is shown in detail. 22A to 22D, scanning and data signals GSS and DS are synchronized in all liquid crystal cells on the liquid crystal panel 30. As shown in FIG. Accordingly, the data signal is correctly supplied to all liquid crystal cells included in the liquid crystal panel 30. 22A to 22D show that the charging time of the mode liquid crystal cells on the liquid crystal panel is uniform. As a result, the image displayed on the liquid crystal panel 30 is not distorted.
이러한 사실은 표1 및 표2 에 나타난 시뮬레이션 결과에 의해 입증되고 있다. 표1 과 표2 는 도19 에 도시된 바와 같이 액정패널의 4개의 코너에 위치한 액정셀들 (CL1 내지 CL4) 각각에서 검출되어진 화소전압(Vci) 및 피드 드로우 전압(ΔVp)과, 그리고 그 4개의 액정셀들(CL1 내지 CL4) 각각이 데이터신호를 충전하는 기간을 나타낸다. 4개의 액정셀들(CL1 내지 CL4) 각각에 충전되는 화소 전압(Pci)은 도19 에서와 같이 20 V의 스캐닝신호(GSS)와 7V의 데이터신호(DS)가 인가되는 기간동안에 4개의 액정셀들(CL1내지CL4) 각각에 충전되는 최대값을 나타낸다. 그리고 피드 드로우 전압(ΔVp)은 스캐닝신호 및 데이터신호가 차단될 때 화소전압(Vci)의 변화량을 나타낸다.This is confirmed by the simulation results shown in Tables 1 and 2. Table 1 and Table 2 show the pixel voltage Vci and the feed draw voltage ΔVp detected at each of the liquid crystal cells CL1 to CL4 located at four corners of the liquid crystal panel as shown in FIG. Each of the three liquid crystal cells CL1 to CL4 represents a period during which the data signal is charged. The pixel voltages Pci charged in each of the four liquid crystal cells CL1 to CL4 are four liquid crystal cells during a period in which a scanning signal GSS of 20 V and a data signal DS of 7 V are applied as shown in FIG. 19. The maximum value charged in each of these CL1 to CL4 is shown. The feed draw voltage ΔVp represents the amount of change in the pixel voltage Vci when the scanning signal and the data signal are blocked.
또한, 표1 및 표2 에 나타난 화소전압(Vci), 피드 드로우 전압(ΔVp) 및 충전시간을 검출하기 위하여, 시뮬레이션 조건은 표3 에서와 같이 설정되었다.In addition, in order to detect the pixel voltage Vci, the feed draw voltage ΔVp and the charging time shown in Tables 1 and 2, the simulation conditions were set as in Table 3.
표1 은 종래의 액정패널 구동장치에 의해 액정패널이 구동되었을 경우에, 즉 스캐닝라인들 모두에 13.35㎲=16㎲-(τg/2)의 폭을 갖는 스캐닝신호(GSS)가, 그리고 데이터라인들 모두에는 16㎲의 폭을 갖는 데이터신호(DS)가 인가되어진 경우에 얻어진 화소전압(Vci), 피드 드로우 전압(ΔVp) 및 충전시간을 나타낸다. 반면에 표2 는 도11 에 도시된 액정패널이 구동되어진 경우, 즉 스캐닝라인이 아래쪽에서 위쪽으로 진행함에 따라 스캐닝신호(GSS)의 폭이 13.35㎲로부터 점진적으로 좁아짐과 아울러 데이터라인이 우측으로부터 좌측으로 진행함에 따라 데이터신호(DS)의 폭이 14㎲=16㎲-(τd/2)로부터 점진적으로 좁아지는 경우에 얻어진 화소전압(Vci), 피드 드로우 전압(ΔVp) 및 충전시간을 나타낸다. 표1 및 표2 를 참조하면, 피드 드로우 전압(ΔVp)의 편차는 종래의 액정패널 구동장치의 경우에 68 mV인 반면에, 도11 의 액정패널 구동방법의 경우에는 31 mV가 된다. 이와 같이, 도11 의 액정패널 구동장치에서는 피드 드로우 전압(ΔVp)의 편차가 절반 이하로 감소되게 된다.Table 1 shows the scanning signal GSS when the liquid crystal panel is driven by a conventional liquid crystal panel driver, i.e., a width of 13.35 mW = 16 mW-(τg / 2) on all the scanning lines, and the data line. All of them show the pixel voltage Vci, the feed draw voltage ΔVp and the charging time obtained when the data signal DS having a width of 16 kHz is applied. On the other hand, Table 2 shows that when the liquid crystal panel shown in Fig. 11 is driven, that is, the width of the scanning signal GSS gradually decreases from 13.35 ㎲ as the scanning line progresses from the bottom to the top, and the data line is from right to left. The pixel voltage Vci, the feed draw voltage [Delta] Vp, and the charging time obtained when the width of the data signal DS gradually narrows from 14 mW = 16 mW-[tau] / 2 are shown. Referring to Tables 1 and 2, the deviation of the feed draw voltage [Delta] Vp is 68 mV in the case of the conventional liquid crystal panel driver, whereas it is 31 mV in the case of the liquid crystal panel driving method of FIG. As described above, in the liquid crystal panel driver of FIG. 11, the deviation of the feed draw voltage ΔVp is reduced to less than half.
도23 은 도11 에 도시된 제2 출력 제어기(42)의 상세한 블록도이다. 도23 에 있어서, 제2 출력 제어기(42)는 제1 동기라인(41)으로부터의 수직동기신호(VS)와 제2 동기라인(43)으로부터의 수평동기신호(HS)를 수신하는 제1 카운터(44)와, 클럭라인(45)으로부터의 클럭신호를 입력하는 제2 카운터(48)를 구비한다. 제1 카운터(44)는 수직동기신호(VS)의 블랭크기간에 출력값을 '0'으로 리세트하고 수직동기신호(VS)의 주사기간에는 수평동기신호(HS)를 카운트한다. 제1 카운터(44)에서 발생되어진 카운트된 값은 가산기(46)에 의해 초기 값에 가산되게 된다. 가산기(46)는 그 때 초기값(IV)으로부터 수평동기신호 주기마다 '1'씩 증가하는 기준값을 발생한다. 기준값은 비교기(50)에 공급된다. 제2 카운터(48)는 수평동기신호(HS)의 블랭크기간에 출력값을 '0'으로 리세트 함과 아울러 수평동기신호(HS)의 주사기간에는 클럭신호(CLK)를 카운트하게 된다. 제2 카운터(48)에 의해 카운트된 값은 비교기(50)에서 기준값과 비교됨으로써 게이트 출력 인에이블 신호(GOE)를 발생하게 된다. 게이트 출력 인에이블 신호(GOE)는 제2 카운터(48)로부터의 값이 기준 값 보다 큰 때에 하이논리값을 가진다. 기준 값이 제2 카운터(48)에 의해 카운트된 값 보다 크면, 게이트 출력 인에이블 신호(GOE)는 로우논리값을 가진다. 비교기(50)에서는 하나의 수직동기주기 동안에 수평동기신호의 주기마다 하나의 클럭신호(CLK)의 주기 만큼씩 점진적으로 증가되는 로우논리구간을 가지는 게이트 출력 인에이블 신호(GOE)가 발생되게 된다.FIG. 23 is a detailed block diagram of the second output controller 42 shown in FIG. In Fig. 23, the second output controller 42 receives the first vertical synchronization signal VS from the first synchronization line 41 and the first horizontal synchronization signal HS from the second synchronization line 43. And a second counter 48 for inputting a clock signal from the clock line 45. The first counter 44 resets the output value to '0' in the blank period of the vertical synchronization signal VS and counts the horizontal synchronization signal HS between the syringes of the vertical synchronization signal VS. The counted value generated at the first counter 44 is added to the initial value by the adder 46. The adder 46 then generates a reference value that increases by '1' for each horizontal sync signal period from the initial value IV. The reference value is supplied to the comparator 50. The second counter 48 resets the output value to '0' in the blank period of the horizontal synchronization signal HS and counts the clock signal CLK between the syringes of the horizontal synchronization signal HS. The value counted by the second counter 48 is compared with the reference value in the comparator 50 to generate the gate output enable signal GOE. The gate output enable signal GOE has a high logic value when the value from the second counter 48 is greater than the reference value. If the reference value is greater than the value counted by the second counter 48, the gate output enable signal GOE has a low logic value. The comparator 50 generates a gate output enable signal GOE having a low logic interval that is gradually increased by the period of one clock signal CLK for each period of the horizontal synchronization signal during one vertical synchronization period.
상술한 바와 같이, 본 발명에서는 액정패널의 스캐닝배선에서의 지연특성에 따라 신호배선에 공급되어질 데이터신호들이 지연됨으로써 액정셀들에 충전되는 신호전압이 왜곡되지 않도록 한다. 다른 방법으로, 본 발명에서는 액정패널의 스캐닝배선에서의 지연특성에 따라 데이터신호들이 신호배선에 공급되는 기간이 길어지게 됨으로써 액정셀들에 충전되는 신호전압이 왜곡되지 않도록 한다. 이에 따라, 본 발명은 액정패널에 왜곡되지 않은 영상이 표시되도록 함과 아울러 액정패널의 좌측 및 우측에서의 광 투과도를 균일하게 할 수 있다.As described above, according to the present invention, the data signals to be supplied to the signal wiring are delayed according to the delay characteristics in the scanning wiring of the liquid crystal panel so that the signal voltage charged in the liquid crystal cells is not distorted. Alternatively, in the present invention, the period in which the data signals are supplied to the signal wiring is increased according to the delay characteristics in the scanning wiring of the liquid crystal panel so that the signal voltage charged in the liquid crystal cells is not distorted. Accordingly, the present invention can display an undistorted image on the liquid crystal panel and make the light transmittance at the left and right sides of the liquid crystal panel uniform.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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