KR100325689B1

KR100325689B1 - 전자-홀 결합을 이용한 단전자 메모리 소자

Info

Publication number: KR100325689B1
Application number: KR1019990054157A
Authority: KR
Inventors: 신민철; 이성재; 박경완
Original assignee: 오길록; 한국전자통신연구원
Priority date: 1999-12-01
Filing date: 1999-12-01
Publication date: 2002-02-25
Also published as: KR20010053690A; US6323504B1

Abstract

본 발명은 상관된 단전자 관통(Correlated Single Electron Tunneling) 현상을 보이는 두 개 이상의 양자점 관통 접합 배열을 적절히 결합하고, 이 때 유도되는 전자 - 홀 쌍(Electron - Hole Pair)의 쿨롱 가로막기(Coulomb Blockade) 현상을 이용한 메모리 소자를 제공하는데 그 목적이 있다.

본 발명에 따르면, 전자 - 홀 쌍에 의한 쿨롱 가로막기 현상(Coulomb Blockade Phenomena)을 이용하고 적어도 두 개의 양자점 관통 접합 배열을 포함하는 단전자 메모리 소자에 있어서, 상기 양자점 관통 접합 배열은 각각 적어도 두개의 관통 접합으로 구성되어 있으며, 서로 평행하게 배치되어 전기적으로 기설정된 결합력보다 크게끔 결합되어 있고, 결합 접합면에서 전자의 이동이 일어나지 않도록 서로 멀리 떨어져 있으며; 상기 양자점 관통 접합 배열 중 어느 하나는 전자 - 홀 쌍의 개수를 변화시킬 수 있는 게이트 전압을 인가하기 위한 게이트 전극을 포함하고, 상기 양자점 관통 접합 배열 각각은 소오스 - 드레인 전압을 인가할 수 있는 소오스 및 드레인 단자를 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

Description

전자 - 홀 결합을 이용한 단전자 메모리 소자 {Single - electron memory device using the electron - hole coupling}

본 발명은 단전자 메모리 소자에 관한 것이며, 특히, 상관된 단전자 관통(Correlated Single Electron Tunneling) 현상을 보이는 두 개 이상의 양자점 관통 접합 배열을 적절히 결합하고, 이 때 유도되는 전자-홀 쌍(Electron - Hole Pair)의 쿨롱 가로막기(Coulomb Blockade) 현상을 이용한 메모리 소자에 관한 것이다.

충분히 고립된 금속점(Metallic Island)이나 양자점(Quantum Dot)에 단일 전자(Single Electron)를 관통에 의하여 투입하려고 할 때, 외부 소오스(전압 인가)에서 단일 전자에 공급하는 에너지(=일) W는 적어도 그 단일 전자가 투입될 때의 충전 에너지(Charging Energy) E_c(= e²/C)보다는 커야 된다. 여기에서 C는 관통 접합의 전기 용량(Capacitance)이다.

그런데, 금속점이나 양자점의 크기가 매우 작아져서 충전 에너지가 커지면 외부에서 해주는 일 W가 그만큼 더 필요하게 되는데, W(= eV)가 E_c보다 작은 영역에서는 단전자 관통이 일어나지 않아서 전류가 흐르지 않는 쿨롱 가로막기 현상이 나타나게 된다. 여기에서 V는 통상적인 소오스-드레인 바이어스 전압이다.

이러한 쿨롱 가로막기 현상에 기반을 둔 것이 소위 단전자 터널링 소자(Single - Electron Tunneling Device)이다. 쿨롱 가로막기 현상이 나타나기 위해서는, 앞서 말한 충전 에너지가 열적 요동에 의한 에너지 (= k_BT)보다 훨씬 커야하며(그러하지 아니하면 열적 에너지에 의하여 전자의 관통이 일어나기 때문이다), 금속점이나 양자점이 외부로부터 고립되어 전자가 그 곳에 머무르는 시간이 충분히 길기 위해서는 접합면의 저항(R)이 양자저항(R_k= 23.8 KΩ)보다 훨씬 커야한다.

이와 같이 양자점의 크기가 매우 작아야 되므로 고집적이 가능하며, 소자를 작동하기 위해서 하나 내지 수 개의 전자만 필요하기 때문에 전력 손실이 극히 미미하다. 이러한 장점으로 말미암아 쿨롱 가로막기 현상을 이용한 단전자 관통 전자 소자에 대한 연구가 세계적으로 활발하게 이루어지고 있다.

이러한 연구 결과로는, 'K.K. Likharev et.al.'가 'IEEE Transaction on Magnetics, Volume 25, Number 5, pp 1436-1439'에 쓴 논문 'Single Electron Tunnel Junction Array'에 자세히 설명되어 있다.

또한, 'L.R.C. Fonseca et.al.'가 'Journal of Applied Physics, Volume 78, Number 5, pp 3238-3251'에 쓴 논문 'A Numerical study of the dynamics and statistics of single electron systems'에도 자세히 수록되어 있다.

또한, 'M.Shin et.al.'가 'Journal of Applied Physics, Volume 84, Number 5, pp 2974-2976'에 쓴 논문 'Additional Coulomb Blockade and Negative Differential Conductance in Closed Two-Dimensional Tunnel Junction Arrays'에도 자세히 수록되어 있다.

특히, 쿨롱 가로막기 현상을 이용하여 메모리 소자를 구현하고자 많은 연구가 진행되어 왔는데, 이러한 연구의 궁극적 목표는 기존의 실리콘을 기반으로 하는 메모리 소자의 한계를 근본적으로 뛰어 넘는 차세대 초고집적 메모리 소자의 구현이다.

기존의 메모리 소자에서 단위 메모리 셀이 0, 1의 이진값(Binary Value)을 가지기 위해서는 수십만 개의 전자의 수용 및 이동이 필요하나, 단전자 터널링에 의한 쿨롱 가로막기에 기반을 둔 단전자 메모리 소자에서는 몇 개의 전자로서 메모리 상태를 나타낼 수 있기 때문에 초고집적이 가능하며 매우 작은 전력으로도 메모리 구동이 가능하다.

단전자 메모리 소자 구현을 위하여 제안된 것으로서 단전자 터널링에 의한 쿨롱 가로막기 현상을 직접적으로 이용한 다중 관통 접합(Multiple Tunnel - Junctions : MTJ)으로 구성된 단전자 덫(Single - Electron Trap)이 있다. 단전자 덫의 구조는 전기 용량이 C₀인 저장 노드(Storage Node)와 전압 소오스 사이에 다수의 MTJ가 있는 것으로, 저장 노드의 전자 개수 n은 소오스-드레인 전압 V에 대하여 이중 안정 상태(Bi - Stable State)를 보인다. 이러한 이중 안정 상태를 보이는 히스테리시스 폐곡선(Hysteresis Loop) 영역에서(예를 들어 0 ≤ V ≤ e/C₀) 메모리 구동이 가능하다.

이러한 단전자 덫에서 저장 노드에 저장된 전자는 열적 요동 및 양자 역학적 요동에 의하여 원하지 않게 누설(Leakage)될 수 있다. 열적 요동으로부터 영향을 적게 받기 위해서는 단전자 덫을 이루는 관통 접합 및 저장 노드의 자체 전기 용량(Self Capacitance)가 가능한 작아야 하며(상온 작동을 위해서는 약 1aF 정도), 양자 역학적 요동으로부터 영향을 적게 받기 위해서는 MTJ의 개수가 약 10 정도가 되어야 한다.

이러한 연구의 결과로서, 선행 특허로는 미국 특허 제 5,844,834호 'Single - Electron Memory Cell Configuration'(등록일: 1998년 12월 1일)이 있으며, 이를 간략히 살펴보면, 다음과 같다.

상기 선행 특허에서 제안하고 있는 단전자 메모리 소자는 쿨롱 가로막기 현상(Coulomb Blockade Phenomena)을 보이는 단전자 관통 접합을 일렬로 배열하고, 그 끝에 메모리 노드를 부착하여 전하를 저장한다. 이 때, 저장된 전하가 누설되지 않기 위하여 단전자 관통 접합을 구성하는 접합면의 전기 용량이 매우 작아야 하며, 또한 메모리 노드와 소오스 전극 사이에 다수의 단전자 관통 접합이 필요하다. 그리고, 메모리 노드의 전하 상태를 읽을 수 있는 단전자 트랜지스터를 메모리 노드에 전기적으로 결합시켰다. 이러한 다중 관통 접합, 메모리 노드 및 읽기용 단전자 트랜지스터를 한데 묶어 두 전극 사이에 배치하여 메모리 셀을 구현한다.

메모리 노드에 저장되어 있는 전하는 양 전극 사이의 전압에 대하여 이중 안정 상태를 보이며, 이러한 이중 안정 상태를 이용하여, 히스테리시스 페곡선 내의 한 점을 읽기 전압으로 하고, 이 읽기 전압의 거의 두 배가 되는 곳에 쓰기 전압을 지정한다. 읽기 전압에서 쓰기 전압으로 전압을 변화시키는 중간에 전하가 0가 되는 구역을 통과하게 되는데, 이 구역을 통과하면서 전하의 상태가 +e 에서 -e 또는 -e에서 +e로 바뀌어 쓰기 동작을 구현할 수 있다.

배열 내에 있는 각각의 메모리 셀은 단전자 트랜지스터 및 단전자 메모리 노드를 가진다. 단전자 트랜지스터는 메모리 노드에 저장되어 있는 전하에 의하여 구동된다. 읽기 전압이 가하여지면 단전자 트랜지스터에 전류가 흐르게 되는데, 이 전류는 메모리 노드에 저장되어 있는 전하에 상관하지만, 그 전하에 영향을 주지는 않는다. 읽기 전압보다 크기가 큰 쓰기 전압이 가하여지면 메모리 노드에 저장되어 있는 전하가 바뀌게 된다. 배열 내의 메모리 셀들은 그리드(Grid)처럼 종횡으로 뻗어있는 선에 의하여 서로 연결되어 있다.

또한, 'K. Nakazato et.al.'가 'Journal of Applied Physics, Volume 75, Number 10, pp 5123-5134'에 게재한 논문 'Single - Electron Memory'에도 단전자 메모리 소자를 제안하고 있는바, 이를 간략히 살펴보면 다음과 같다.

상기 선행 논문에서 제안하고 있는 단전자 메모리 소자는 메모리 노드의 한 쪽에 쿨롱 가로막기 현상(Coulomb Blockade Phenomena)을 보이는 다중 단전자 관통 접합 배열(MTJ)을 배치하고, 다른 한 쪽에는 게이트 전극을 부착하여 게이트 전압을 가할 수 있게 하였다. 또한, 메모리 노드에 전기적으로 약하게 결합된 읽기용 단전자 트랜지스터를 부착하여 메모리 노드에 저장된 전하의 상태를 읽을 수 있게 하였다.

메모리 노드의 전하 상태는 게이트 전압에 대하여 이중 안정 상태를 보이며, 따라서 메모리 노드의 전압은 게이트 전압에 대하여 히스테리시스 폐곡선을 보인다. 히스테리시스 폐곡선 내에서 메모리 노드 전압은 높은 값과 낮은 값의 두 가지 내부 값을 가지는데, 이러한 높은 값 및 낮은 값을 각각 메모리 0과 1 값으로 지정할 수 있으며, 높은 값 및 낮은 값을 구현하기 위하여 필요한 전자의 개수는 MTJ의 개수 및 회로를 이루는 접합면 전기 용량에 매우 민감하다. 당해 선행 논문에서는 메모리 상태를 나타내는 이진값을 구현하기 위하여 약 40 개의 전자가 필요함을 실험적으로 밝혔다.

이러한 메모리 소자의 기본적인 동작 원리를 설명하기 위하여 고전적 관통이론에 의한 쿨롱 가로 막기 및 단전자 관통에 따른 자유 에너지를 고려하여, 메모리 노드에 전자가 하나씩 투입될 때마다, MTJ 쪽으로 포텐셜 장벽이 생겨 전자가 빠져 나가지 못하게 되는 원리를 기술하였다.

δ - doped GaAs 기판 위에 측면 게이트 병목을 만들어 실험적인 메모리 회로를 제작하였으며, 액체 헬륨 온도인 4.2K 정도에서 기본적인 메모리 동작을 확인하였다. 또한, 메모리 노드에 저장된 전자는 수 시간 동안 노드에 안정적으로 가두어짐을 확인하고, 고전적 관통 현상으로 기본적인 메모리 동작을 설명하였으며, 양자 역학적 관통 현상을 무시한 고전적 관통 현상만으로도 실험 결과를 잘 설명하고 있다.

또한, 'K. A. Matsuoka'가 'Journal of Applied Physics, Volume 81, Number 5, pp 2269-2281에 게재한 논문 'Single-Electron Traps: A Quantitative Comparison of Theory and Experiment'에도 단전자 메모리 소자를 제안하고 있는바, 이를 간략히 살펴보면 다음과 같다.

상기 선행 논문에서 제안하고 있는 단전자 메모리 소자는 Al/AlO/Al로 관통 접합을 만들고 알루미늄 금속점을 제작하여 단전자 덫(Single - Electron Trap)을 구성하였다. 실험 데이터는 단전자 시뮬레이터를 사용하여 이론적으로 분석하였는데, FASTCAP이라는 전기 용량을 계산하는 프로그램을 사용하여 회로를 구성하는 소자들의 전기 용량을 계산하였고, 이 계산값을 단전자 시뮬레이터에 입력하여 실험의 정량적인 분석을 꾀하였다. 이러한 정량적인 분석을 통하여 이론치와 실험치가서로 잘 일치한다는 결과를 도출하였다.

단전자 덫의 메모리 노드에 전기적으로 약하게 결합된 독립된 단전자 트랜지스터를 부착하여 메모리 노드의 전하 상태를 읽도록 하였고, 단전자 덫에 연결된 소오스 - 드레인 전압에 대하여 메모리 노드의 전하가 이중 안정 상태 또는 다중 안정 상태를 보임을 실험적으로 확인하였으며, 단전자 시뮬레이터로부터 얻은 이론값도 실험적 데이터와 거의 일치함을 확인하였다.

소오스 - 드레인 전압과 메모리 노드 전하 간의 히스테리시스 폐곡선을 넓은 영역의 소오스 - 드레인 전압에 대하여 얻을 수 있었고, 히스테리시스 폐곡선을 이루는 각각의 영역에 대하여, 메모리 노드에 연결된 다중 관통 접합을 구성하는 금속점 및 메모리 노드에 내재하는 전하 분포로 표식할 수 있었다. 또한, 드레인 전압을 변화시켜 히스테리시스 폐곡선이 어떻게 변하는 지에 대하여 연구하였으며, 임의의 오프셋(Offset) 전하에 대하여 히스테리시스 성질이 어떻게 변하는지에 대하여도 설명하고 있다. 이러한 연구 결과들은 고전적 단전자 관통 이론의 틀 아래 충분히 설명될 수 있었으나, 일부 실험치와 이론치가 맞지 않은 부분은 메모리 회로를 구성하는 관통 접합 및 금속점의 전기 용량 및 저항을 정확히 측정할 수 없기 때문이라 여겨진다.

위에서 서술한 선행 특허 및 선행 논문에서 제안하고 있는 단전자 메모리 소자는 단전자 덫에 갇힌 전자가 양자 역학적 요동에 의하여 누설되는 것을 방지하기 위하여 다수의 MTJ가 필요하며, MTJ 중간에 전자가 원하지 않게 갇히는(Trapped)현상을 방지하기 위하여 MTJ를 이루는 각각의 관통 접합이 서로 균일해야 하며, 메모리 동작을 위해서 다소 복잡한 과정이 필요하다는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 상관된 단전자 관통(Correlated Single Electron Tunneling) 현상을 보이는 두 개 이상의 양자점 관통 접합 배열을 적절히 결합하고, 이 때 유도되는 전자 - 홀 쌍(Electron - Hole Pair)의 쿨롱 가로막기(Coulomb Blockade) 현상을 이용한 단전자 메모리 소자를 제공하는데 그 목적이 있다.

도 1은 본 발명의 일 실시예에 따른 평행 단전자 접합 배열(Parallel - Coupled Single - Electron Tunnel - Junction Array)을 도시한 구조도이고,

도 2는 도 1에 도시된 평행 단전자 접합 배열의 기본 구조를 횡축으로 확장한 구조도이고,

도 3은 도 1에 도시된 평행 단전자 접합 배열의 기본 구조를 종축으로 확장한 구조도이고,

도 4는 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때, 소오스-드레인 전압과 게이트 전하에 대한 안정 특성(Stability Diagram)을 보여주는 도식도이고,

도 5는 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때, 아래쪽 양자점과 위쪽 양자점에 갇히는 전자의 개수 n₁및 n₂를 게이트 전하에 대하여 나타낸 도식도이고,

도 6은 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때,소자의 메모리 작동 원리를 보여주는 히스테리시스 페곡선(Hysteresis Loop)을 나타낸 도식도이고,

도 7은 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을 때, 소오스-드레인 전압과 게이트 전하에 대한 안정 특성을 보여주는 도식도이고,

도 8은 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을 때, 아래쪽 양자점과 위쪽 양자점에 갇히는 전자의 개수,를 게이트 전하에 대하여 나타낸 도식도이고,

도 9은 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을 때, 소자의 메모리 작동 원리를 보여주는 히스테리시스 페곡선을 나타낸 도식도이다.

앞서 설명한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 전자 - 홀 쌍에 의한 쿨롱 가로막기 현상(Coulomb Blockade Phenomena)을 이용하고 적어도 두 개의 양자점 관통 접합 배열을 포함하는 단전자 메모리 소자에 있어서, 상기 양자점 관통 접합 배열은 각각 적어도 두개의 관통 접합으로 구성되어 있으며, 서로 평행하게 배치되어 전기적으로 기설정된 결합력보다 크게끔 결합되어 있고, 결합 접합면에서 전자의 이동이 일어나지 않도록 서로 멀리 떨어져 있으며; 상기 양자점 관통 접합 배열 중 어느 하나는 전자 - 홀 쌍의 개수를 변화시킬 수 있는 게이트 전압을 인가하기 위한 게이트 전극을 포함하고, 상기 양자점 관통 접합 배열 각각은 소오스 - 드레인 전압을 인가할 수 있는 소오스 및 드레인 단자를 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

보다 더 바람직하게는, 상기 게이트 전극을 포함하는 배열의 반대편에 부착되고; 인접하여 있는 배열과 전기적으로 약하게 결합되어 상기 양자점 들의 전압을 측정하는 기능을 수행하는 양자점 관통 접합 배열을 더 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

또한, 보다 더 바람직하게는, 평행 결합된 양자점 관통 접합 배열 각각은 홀수개의 양자점으로 이루어지고; 양자 역학적 요동에 의한 전자 - 홀 쌍의 개수의 변화를 방지하기 위하여, 상기 평행 결합된 양자점 관통 접합 배열들은 중앙에 위치하는 양자점에 의해서만 전기적으로 결합되어 있는 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

또한, 보다 더 바람직하게는, 양자 역학적 요동에 의한 전자 - 홀 쌍의 개수의 변화를 방지하기 위하여, 평행 결합된 양자점 관통 접합 배열에 하나 이상의 이중 관통 접합 양자점 배열이 수직으로 결합되어 있는 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

또한, 보다 더 바람직하게는, 상기 게이트 전극을 포함하는 양자점은, 일정한 전압을 가함으로써, 전자 - 홀 쌍의 개수를 조절하는 소오스 및 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자가 제공된다.

아래에서, 본 발명에 따른 양호한 일 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.

도 1은 본 발명의 일 실시예에 따른 평행 단전자 접합 배열(Parallel - Coupled Single - Electron Tunnel - Junction Array)을 도시한 구조도로서, 이를 상세히 설명하면 다음과 같다.

이중 관통 접합 TL1 및 TR1을 가지는 양자점 I1은 소오스 S1 및 드레인 D1에 연결되어 있고, 상기 S1에는 전압 V⁺가 인가되며, 상기 D1에는 전압 V^-가 인가된다.

또다른 이중 관통 접합 TL2 및 TR2은 양자점 I2에 의하여 연결되어 있고, 상기 양자점 I2는 소오스 S2 및 드레인 D2에 연결되어 있으며, 상기 S2 및 D2는 각각 접지되어 있다.

상기 양자점 I1 및 양자점 I2의 접합면 C1은 전기 용량 C_α에 의하여 전기적으로 강하게 결합되어 있으나, 상기 접합면을 통하여서는 전자의 이동이 허용되지 않는다.

상기 양자점 I2에는 게이트 전극 G가 부착되어 게이트 전압 V_G가 인가되며, 상기 양자점 I2 및 게이트 전극 G 사이의 접합면 C2의 전기 용량은 C_G이다.

상기 양자점 I1에는 또 다른 양자점 I0가 접합면 C0를 사이에 두고 전기적으로 매우 약하게 결합되어 있다. 상기 양자점 I0에는 별도의 소오스 전극 S0 및 드레인 전극 D0가 각각 관통 접합 TL0와 TR0에 의하여 부착되어 있다. 상기 양자점 I0는 상기 양자점 I1의 전압을 측정하는 용도로 사용된다. 즉, 상기 S0와 D0 사이에 약한 전압을 인가하여 상기 S0와 D0 사이에 흐르는 전류를 측정하여 상기 양자점 I1의 전압을 측정할 수 있다. 한편, 상기 관통 접합면 TL0, TL1, TL2, TR0,TR1, TR2의 전기 용량 및 저항은 편의상 모두 C와 R로서 일정하게끔 본 실시예에서는 설계하였다.

도 2는 도 1에 도시된 평행 단전자 접합 배열의 기본 구조를 횡축으로 확장한 구조도로서, 이를 상세히 설명하면 다음과 같다.

도 1의 구조를 구성하고 있는 각각의 양자점 관통 접합 배열이 1개의 양자점을 가지는 이중 관통 접합 배열인 반면, 도 2의 구조는 평행 결합 양자점 관통 접합을 구성하는 각각의 양자점 관통 접합 배열이 1 개 이상의 N 개(N은 홀수)의 양자점, 즉, IA, IB, ..., IC 및 JA, JB, ..., JC를 가지는 다중 관통 접합 배열로 구성되어 있으며, 평행한 두 개의 관통 접합 배열은 각각의 중심에 위치한 두 양자점 IB와 JB를 통하여 전기적으로 연결되어 있다.

도 3은 도 1에 도시된 평행 단전자 접합 배열의 기본 구조를 종축으로 확장한 구조도로서, 이를 상세히 설명하면 다음과 같다.

도 1에서는 이중 관통 접합 배열 두 개가 평행하게 결합된 반면, 도 3의 구조는 이중 관통 접합 배열이 두 개 이상 평행하게 결합되었다. 즉, 각각 IA, IB, ..., IC를 양자점으로 가지는 M 개의 이중 관통 접합 배열이 평행하게 결합되었으며, 각각의 배열에는 별도의 소오스 및 드레인 전극이 부착되었으며, 소오스 SA 및 드레인 DA에는 각각 전압 V⁺및 전압 V^-가 인가되며, 나머지 소오스 전극 SB, ...,SC와 드레인 전극 DB, ..., DC는 모두 접지되어 있다. 그리고, 양자점 IC에는 게이트 전극 G가 부착되어 전압 V_G가 인가된다.

도 2 및 도 3의 구조는 도 1의 구조를 확장하여 양자 역학적 요동에 의한 메모리 정보 누설을 보다 효과적으로 방지하고자 한 것으로, 그 메모리 작동 원리는 도 1의 구조의 메모리 작동 원리와 같다. 그러므로, 본 발명의 일 실시예에 따른 단전자 메모리 소자 작동 원리는 편의상 도 1의 구조에 대하여 한하기로 한다.

도 4는 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때, 소오스-드레인 전압과 게이트 전하에 대한 안정 특성(Stability Diagram)을 보여주는 도식도로서, 이를 상세히 설명하면 다음과 같다.

즉, 도 4는 도 1의 평행 결합 양자점 관통 접합 배열의 소오스(S1)에 +V/2의 전압을 가하고 드레인(D1)에 -V/2의 대칭 전압을 가하며, 게이트 전극에 V_G(= C_GQ₀)의 전압을 가하였을 때, 시스템의 안정 전하 특성(Stability Diagram)을 V 및 Q₀에 대하여 도시한 것이다. 도 4에서 도시된 바와 같이, 안정 특성은 다이아몬드 형태의 구역이 삼각형 모양의 소영역(Sub - Domain)들로 나누어지는 것을 특징으로 한다. 그리고, 상기 양자점 I1에 있는 전하를 n1이라 하고, 상기 양자점 I2에 있는 전하를 n2라고 하며, 두 양자점의 전하 분포를 통괄하여 (n1, n2)로 표기할 때, 도 4에서 정수 n으로 표식된 삼각형 소영역에서의 안정된 전하분포는 (-n, n)이다. 여기에서, n은 -n_s에서 +n_s사이의 정수 값을 가지며, n_s는 아래의 [수학식 1]에 의하여 표현된다.

상기 [수학식 1]에서, [x]는 x를 넘지 않는 가장 큰 정수이다.

도 4에서 도시된 삼각형 소영역은 상기 양자점 I1 및 양자점 I2 사이의 결합 전기 용량(Coupling Capacitance) C_α가 관통 접합의 전기 용량 C보다 충분히 큰 경우, 즉, C_α≥ 8C 인 경우에 해당한다. 본 발명의 일 실시예에 따른 메모리 소자 동작은, 두 양자점이 상기 조건을 만족하도록 강하게 결합된 경우, 안정 특성에서 나타나는 삼각형 소영역을 이용한 것인데, 이에 대하여서는 자세히 후술할 것이다.

따라서, 본 발명의 일 실시예에 따른 메모리 소자가 동작하기 위해서는 상기한 강한 결합 조건이 필수적이다.

도 4에서 도시된 삼각형 소영역들은 단전자가 도 1에 도시된 상기 관통 접합 TL1, TR1, TL2, TR2를 각각 관통하기 위한 조건들로부터 구할 수 있다. 이러한 조건들은 단전자가 각각의 관통 접합을 관통하기 위한 자유 에너지(Free Energy)를 구함으로써 얻어질 수 있다. 상기 자유 에너지 F는 소오스-드레인이 해준 일 W에서 정전기적 에너지 E를 빼준 것으로, W는 eV로 주어지고, E는 상기 양자점 I1과양자점 I2에 각각 n₁및 n₂의 전자가 있다고 할 때, 아래의 [수학식 2]에 의하여 표현된다.

또한, 도 1에 도시된 4 개의 관통 접합 TL1, TR1, TL2, TR2 각각에 대하여 단일 전자가 관통하기 위한 자유 에너지로부터 전자 분포 (-n, n)이 정체 상태 (Stationary State)가 되기 위한 조건들을 구할 수 있는데, 이는 아래의 [수학식 3]에 의하여 구할 수 있다.

도 4를 참조하면, 삼각형 소영역이 없는 중간의 다이아몬드 구역과 삼각형소영역으로 갈라지는 4개의 주변 다이아몬드 구역들의 일부분을 포함하는 육각형(Hexagonal) 구역 A를 도시하였는데, 이 영역에서 본 발명에 따른 메모리 소자가 작동한다.

도 5는 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때, 아래쪽 양자점과 위쪽 양자점에 갇히는 전자의 개수 n₁및 n₂를 게이트 전하에 대하여 나타낸 도식도로서, 이를 상세히 설명하면 다음과 같다.

도 5를 참조하면, 상기 소오스(S1)-드레인(D1)에 일정한 대칭 전압을 가하고 게이트 전압을 변화시켰을 때, 상기 양자점 I1과 양자점 I2에 있는 전하 n₁및 n₂가 n₂= - n₁을 만족하며, 게이트 전압이 변하는 방향에 대하여 히스테리시스 특성을 보인다. 이는, 도 4의 구역 A에 속하는 영역으로서 원래 삼각형 소영역으로 갈라지는 다이아몬드 형태의 구역에 속하는 영역 A1과 A2에서 아래의 [수학식 4]를 만족하기 때문이다.

즉, 상기 영역에서는 전자 - 홀 쌍의 개수가 많은 경우가 적은 경우보다 더자유 에너지가 낮기 때문에 더 안정하다. 그러면, 상기 A1 영역의 끝에서부터 시작하여 게이트 전압을 점차 감소시키면, 상기 A1 영역을 벗어나기 전까지는 전자 - 홀 쌍의 개수 n이 그 최대값인 n_s를 유지하지만, 상기 A1 영역을 벗어나면, 전자 - 홀 쌍의 개수가 점차로 감소하여에 도달함과 동시에 -n_s에 달하게 된다. 이제 게이트 전압의 방향을 바꾸어 게이트 전압을로부터 증가시키면, 상기 A2 영역을 벋어나기 전까지는 전자 - 홀 쌍의 개수 n이 그 최소값인 -n_s를 유지하게 되고, A2 영역을 벗어나면, 점차로 증가하여 다시에 도달하면 n_s가 된다. 이러한 원리에 의하여 상기 구역 A에서 시스템이 이중 안정 상태를 보이게 된다.

도 6은 도 1에 도시된 소자에 소오스-드레인 간에 대칭 전압을 가하였을 때, 소자의 메모리 작동 원리를 보여주는 히스테리시스 페곡선(Hysteresis Loop)을 나타낸 도식도로서, 이를 상세히 설명하면 다음과 같다.

도 6은 이중 안정 상태를 보이는 구역 A에서, 상기 양자점 I1의 포텐셜을에 대하여 도시한 것이다.

도 5에서 설명한 바와 같이, 구역 A에서 전자 - 홀 쌍의 개수 n이 이중 안정 상태를 보이므로, n의 함수인 포텐셜역시 도 6에서 도시한 바와 같이 이중 안정상태를 보이게 된다.

구역 A에서 상기 양자점 I2의 전하 n₂가 상기 양자점 I1의 전하 n₁과 n = n₂= -n₁의 관계가 있음을 이용하면, 상기 양자점 I1의 포텐셜은 아래의 [수학식 5]에 의하여 표현된다.

그런데, n이 -n_s에서 n_s로 변하므로 상기 양자점 I1의 포텐셜은 모두 2n_s+ 1 의 가지(Branch)를 가지게 되며, 각각의 가지들은의 등간격으로 배열된다.

도 6을 참조하면, 본 발명의 일 실시예에 따르는 메모리 소자 작동 원리를 용이하게 이해할 수 있다. 즉, 도 6을 참조하면, 게이트 전압이에 있을 때, 상기 양자점 I1의 포텐셜은 n_s번째 가지에 있게 되며, 그 값은에 가깝다. 이 때, 게이트 전압을 점차 감소시키면, 포텐셜은 n_s번째 가지를 타고 올라가면서 선형적으로 증가하게 되다가,가 되는 순간, (n_s- 1)번째 가지로 가지를 바꿔 타게 된다. 계속하여 게이트 전압을 감소시키면,포텐셜이 (n_s- 1)번째 가지를 타고 올라가면서 다시 선형적으로 증가하다가가 되면, 다시 옆가지로 옮겨가게 된다. 이런 가지 옮겨 타기(Inter - Branch Transition)을 반복하다가 게이트 전압이에 이르게 되면, (-n_s) 번째 가지에 도달하게 되고, 게이트 전압의 방향을 바꾸어 게이트 전압을 증가시키면, 포텐셜이 (-n_s) 번째 가지를 타고 내려오다가 포텐셜이가 되면, (-n_s+ 1)번째 가지로 옮겨 타게 되며, 계속하여 게이트 전압을 증가시키면, 포텐셜이 (n_s- 1)번째 가지를 타고 내려가면서 감소하다가,가 되면, 다시 옆가지로 옮겨가게 된다.

이러한 가지 옮겨 타기를 반복하다가 게이트 전압이에 당도하면, n_s번째 가지에 도달하게 된다.

상기한 동작 사이클(Operation Cycle)에서 알 수 있는 바와 같이, 게이트 전압을 순차 증가(Sweep - Up)하는 경우, 상기 양자점 I1의 포텐셜은근처에서 소폭으로 오르락 내리락하며, 게이트 전압을 순차 감소(Sweep - Down)하는 경우, 상기 양자점 I1의 포텐셜은근처에서 소폭으로 오르락 내리락함을 알 수 있다.

이러한 히스테리시스 폐곡선을 이용하여 메모리 동작을 할 수 있다. 즉, 상기 양자점 I1의 포텐셜이에 있는 경우를 '0' 상태로 표현하고, 상기 양자점I1의 포텐셜이에 있는 경우를 '1' 상태로 표현하도록 한다.

메모리 상태를 읽는 동작(Read Operation)을 하기 위하여, 도 1에 도시된 바와 같이 상기 양자점 I1에 약하게 결합되어 있는 상기 양자점 I0을 통하여 지나가는 전류를 측정하여 상기 양자점 I1의 포텐셜 값을 알아낸다.

메모리 상태를 쓰는 동작 (Write Operation)을 하기 위하여, 메모리 상태가 '0'인 경우 게이트 전극에 최대값이인 펄스를 가하여 메모리 상태를 '1'로 바꾸어 준다. 메모리 상태가 '1'인 경우, 게이트 전극에 최대값이인 펄스를 가하여 메모리 상태를 '0'로 바꾸어 준다.

이러한 메모리 동작을 방해하는 요인으로써, 온도에 따른 열적 요동(Thermal Fluctuation) 및 양자 역학적 요동(Quantum Fluctuation)이 있다. 열적 요동에 의한 영향을 적게 받기 위해서는 관통 접합의 전기 용량 및 양자점의 자체 전기 용량을 작게 해야 되는데, 비교적 높은 온도에서 메모리 동작을 하기 위해서는 전기 용량이 약 1 aF정도가 되어야 할 것으로 예측된다.

또한, 양자 역학적 요동에 의한 영향을 적게 받기 위해서는 관통 접합의 저항을 크게 하여야 하며, 약정도가 되도록 본 실시예에서는 설계하였다. 또한, 도 2나 도 3에서 도시된 구조를 적용하여 보다 효과적으로 양자 역학적 요동에 의한 메모리 오동작을 줄일 수 있다.

도 7은 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을때, 소오스-드레인 전압과 게이트 전하에 대한 안정 특성을 보여주는 도식도로서, 이를 상세히 설명하면 다음과 같다.

도 4에 도시된 바와 같이 소오스-드레인 간에 대칭 전압을 가하였을 때에는 삼각형의 소영역으로 갈라지는 반면, 도 7에서 도시된 바와 같이 소오스-드레인 간에 비대칭 전압을 가하였을 때에는 직사각형의 소영역으로 갈라짐을 알 수 있다. 그러나, 메모리 소자가 작동하는 영역 A는 대칭 전압인 경우와 비대칭 전인 경우를 불문하고 동일하다.

도 8은 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을 때, 아래쪽 양자점과 위쪽 양자점에 갇히는 전자의 개수 n₁, n₂를 게이트 전하에 대하여 나타낸 도식도로서, 이를 상세히 설명하면 다음과 같다,

도 5에 도시된 바와 같이, 소오스-드레인 간에 대칭전압을 가하였을 때는 (n = n₂= -n₁)이며, (-n_s≤ n ≤ n_s)인 반면, 도 8에 도시된 바와 같이, 소오스-드레인 간에 비대칭 전압을 가하였을 때에는 (n = n₂= -n₁)이며, (0 ≤ n ≤ 2n_s)이다.

도 9는 도 1에 도시된 소자에 소오스-드레인 간에 비대칭 전압을 가하였을 때, 소자의 메모리 작동 원리를 보여주는 히스테리시스 페곡선을 나타낸 도식도로서, 이를 상세히 설명하면 다음과 같다.

도 9는 도 6의 소오스-드레인 간에 대칭 전압을 가하였을 때와 동일한 모양및 성질을 나타내지만, 대칭 전압 하에서는이고,인 반면, 대칭 전압 하에서는이고,이다.

이상과 같이 본 발명은, 평행 결합된 양자점 관통 접합 배열에서 전자-홀 쌍에 의한 쿨롱 가로막기 현상을 이용하여 메모리 소자로 응용할 수 있다.

본 발명에서는 단전자 덫의 경우보다 적은 개수의 금속점 및 양자점로서 시스템을 구성할 수 있다는 장점이 있으며, 메모리 동작이 전자 - 홀 쌍의 전기적 결합에 의한 것이기 때문에 시스템을 이루는 관통 접합이 반드시 균일할 필요가 없어 제작 상 용이한 장점이 있다.

또한, 본 발명에서는 전자 - 홀 쌍의 쿨롱 가로막기 현상을 이용하여 단전자 메모리 작동을 구현함으로써, 기존의 실리콘을 기반으로 하는 메모리 소자의 한계를 근본적으로 뛰어 넘는 차세대 초고집적 메모리 소자의 구현할 수 있다. 기존의 메모리 소자에서는 단위 메모리 셀의 메모리 작동을 위하여서는 수십만 개의 전자가 필요하지만, 본 발명을 통한 단전자 메모리에서는 수 개의 전자 - 홀 쌍으로서 메모리 상태를 나타낼 수 있기 때문에 초고집적이 가능하며 매우 작은 전력으로도 메모리 구동이 가능하다는 효과가 있다.

이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims

전자 - 홀 쌍에 의한 쿨롱 가로막기 현상(Coulomb Blockade Phenomena)을 이용하고 적어도 두 개의 양자점 관통 접합 배열을 포함하는 단전자 메모리 소자에 있어서,

상기 양자점 관통 접합 배열은 각각 적어도 두개의 관통 접합으로 구성되어 있으며, 서로 평행하게 배치되어 전기적으로 기설정된 결합력보다 크게끔 결합되어 있고, 결합 접합면에서 전자의 이동이 일어나지 않도록 서로 멀리 떨어져 있으며;

상기 양자점 관통 접합 배열 중 어느 하나는 전자 - 홀 쌍의 개수를 변화시킬 수 있는 게이트 전압을 인가하기 위한 게이트 전극을 포함하고,

상기 양자점 관통 접합 배열 각각은 소오스 - 드레인 전압을 인가할 수 있는 소오스 및 드레인 단자를 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자.
제 1 항에 있어서,

상기 게이트 전극을 포함하는 배열의 반대편에 부착되고;

인접하여 있는 배열과 전기적으로 약하게 결합되어 상기 양자점 들의 전압을 측정하는 기능을 수행하는 양자점 관통 접합 배열을 더 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자.
제 1 항에 있어서,

평행 결합된 양자점 관통 접합 각각은 홀수개의 양자점으로 이루어지고;

양자 역학적 요동에 의한 전자 - 홀 쌍의 개수의 변화를 방지하기 위하여, 상기 평행 결합된 양자점 관통 접합 배열들은 중앙에 위치하는 양자점에 의해서만 전기적으로 결합되어 있는 것을 특징으로 하는 단전자 메모리 소자.
제 1 항에 있어서,

양자 역학적 요동에 의한 전자 - 홀 쌍의 개수의 변화를 방지하기 위하여, 평행 결합된 양자점 관통 접합 배열에 하나 이상의 이중 관통 접합 양자점 배열이 수직으로 결합되어 있는 것을 특징으로 하는 단전자 메모리 소자.
제 1 항에 있어서,

상기 게이트 전극을 포함하는 양자점은,

일정한 전압을 가함으로써, 전자 - 홀 쌍의 개수를 조절하는 소오스 및 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 단전자 메모리 소자.